| 主权项 |
1.一种半导体封装体的制造方法,包含如下步骤:形成至少一可硬化树脂层;形成至少包含一空穴于其中的封装基板,该空穴具有一顶端开口并容纳有一半导体晶片在其中;将该封装基板置于该可硬化树脂层上,该顶端开口藉该可硬化树脂层而封闭;及硬化该可硬化树脂层以形成一盖构件,而将该半导体晶片包封在该空穴中。2.如申请专利范围第1项之半导体封装体的制造方法,其中该可硬化树脂层形成步骤系使用一挤压器。3.如申请专利范围第1项之半导体封装体的制造方法,其中该封装基板具有复数个排列成矩阵状的该空穴,且每一该空穴中均容纳有该半导体晶片。4.如申请专利范围第3项之半导体封装体的制造方法,其中该可硬化树脂层是形成于一铸模的平坦凹部。5.如申请专利范围第3项之半导体封装体的制造方法,其中该可硬化树脂层封闭该复数个该空穴。6.如申请专利范围第3项之半导体封装体的制造方法,其中该至少一可硬化树脂层包括复数之可硬化树脂层,每一个都对应至一该空穴。7.如申请专利范围第6项之半导体封装体的制造方法,其中该复数可硬化树脂层被容纳于一铸模的各个凹部。8.如申请专利范围第1项之半导体封装体的制造方法,其中该封装基板包含一配线基板,以及安装于该配线基板上而界定出该空穴的一壁基板。9.如申请专利范围第1项之半导体封装体的制造方法,其中该封装基板包含具有复数个晶片焊垫的一引线框,以及形成有复数个该空穴的一树脂封装体,各该空穴中容纳有一个该晶片焊垫。10.如申请专利范围第1项之半导体封装体的制造方法,其中该可硬化树脂层为一热硬化型树脂层。11.如申请专利范围第10项之半导体封装体的制造方法,其中该硬化步骤使该盖构件具有一凹形的内表面。12.如申请专利范围第3项之半导体封装体的制造方法,其中一位于邻近两个该空穴间的壁构件,具有一沿着切割线延伸的凹槽。13.一种半导体封装体,包含:一基板构件;一壁构件,黏附于该基板构件以界定一空穴,该空穴具有一顶端开口,并于其内容纳有一半导体晶片;及一硬化之树脂盖构件,用以封闭该顶端开口,藉此包封该半导体晶片于该空穴中。14.如申请专利范围第13项之半导体封装体,其中该硬化之树脂盖构件系藉由使一可硬化树脂盖构件硬化的方式而固定于该壁构件上。15.如申请专利范围第13项之半导体封装体,其中该硬化之树脂盖构件具有一凹形的内表面。图式简单说明:图1为一习知半导体封装体的剖面图。图2为半导体封装体之阵列的顶视平面图,包括如图1中所示,尚未将盖基板黏合上壁基板的半导体封装体。图3为半导体封装体阵列沿着图2中Ⅲ-Ⅲ线的剖面图。图4为图2中所示之半导体封装体阵列的剖面图,加上一已黏接在壁基板上的盖基板。图5为根据本发明的第一实施例之半导体封装体的剖面图。图6为包含图5中尚未将盖基板黏合上壁基板的半导体封装体的半导体封装体阵列之顶视平面图。图7为图6所示之半导体封装体阵列,沿着图6中Ⅶ-Ⅶ线的剖面图。图8为图7所示之半导体封装体阵列在制造程序中的剖面图。图9为图7所示之半导体封装体阵列在制造程序中的剖面图。图10为图7所示之半导体封装体阵列在制造程序中的剖面图。图11为图7所示之半导体封装体阵列在制造程序中的剖面图。图12为图7所示之半导体封装体阵列在制造程序中的剖面图。图13为根据修饰的第一实施例的半导体封装体剖面图。图14为根据本发明的第二实施例的半导体封装体剖面图。图15为图14中所示之半导体封装体在封装基板与可硬化树脂接触时的步骤。图16为根据本发明的第三实施例的半导体封装体阵列剖面图。图17为图16中所示之半导体封装体阵列与铸模组合的剖面图。图18为图17中所示之半导体封装体阵列在移除铸模后的剖面图。图19为铸模的剖面图,显示在将可硬化树脂灌注入铸模凹处的步骤。图20为形成盖构件的步骤时之半导体封装体与铸模剖面图。图21为移除铸模后的半导体封装体剖面图。 |
