| 主权项 |
1.一种半导体结构,包括:一单晶矽基材;一非晶质氧化物材料覆盖单晶矽基材;一钙钛矿氧化物材料覆盖非晶质氧化物材料;一单晶化合物半导体材料覆盖钙钛矿氧化物材料;及一缓冲结构覆盖单晶化合物半导体材料,该缓冲结构包括许多化合物半导体层。2.如申请专利范围第1项之半导体结构,其中缓冲结构包括一层包含AlGaAs的材料。3.如申请专利范围第2项之半导体结构,其中含AlGaAs的该层材料包含低温AlGaAs材料。4.如申请专利范围第2项之半导体结构,其中含AlGaAs的该层材料约100至约300厚。5.如申请专利范围第1项之半导体结构,其中该缓冲结构包括一层含GaAs的材料。6.如申请专利范围第5项之半导体结构,其中该层含GaAs的材料包括一低温GaAs材料。7.如申请专利范围第5项之半导体结构,其中该层含GaAs的材料约1000至约6000厚。8.如申请专利范围第1项之半导体结构,其中该缓冲结构包括第一低温层AlGaAs,第一低温层GaAs,第二低温层AlGaAs,及第二层GaAs。9.如申请专利范围第8项之半导体结构,其中第一低温层AlGaAs约100至约300厚,第一低温层GaAs约1000至约6000厚,第二低温层AlGaAs约500至约1000厚,及第二层GaAs约1000厚。10.如申请专利范围第1项之半导体结构,其中该钙钛矿氧化物至少是部份非晶质。11.如申请专利范围第1项之半导体结构,其中该钙钛矿氧化物是单晶。12.如申请专利范围第1项之半导体结构,其中该单晶化合物半导体材料包括一III-V材料。13.如申请专利范围第1项之半导体结构,其中该单晶化合物半导体材料包括GaAs。14.如申请专利范围第1项之半导体结构,进一步包括使用缓冲结构形成互补场效电晶体。15.如申请专利范围第1项之半导体结构,其中该钙钛矿氧化物材料包括选自由硷土金属钛酸盐,硷土金属锆酸盐,硷土金属铪酸盐,硷土金属钽酸盐,硷土金属钌酸盐,及硷土金属铌酸盐所组成群组之氧化物。16.如申请专利范围第1项之半导体结构,其中该钙钛矿氧化物材料包括SrxBa1-xTiO3,其中x范围从0到1。17.如申请专利范围第1项之半导体结构,其中该非晶质氧化物材料包括氧化矽。18.如申请专利范围第1项之半导体结构,进一步包括一模板层在钙钛矿氧化物材料与单晶化合物半导体材料之间。19.如申请专利范围第18项之半导体结构,其中该模板包括一铝表面活性剂。20.一种积体电路,包括:一单晶IV族半导体基材;一钙钛矿氧化物层覆盖至少一部份单晶IV族半导体基材;一化合物半导体层磊晶成长在钙钛矿氧化物层;一缓冲部份覆盖该化合物半导体层,该缓冲部份包括许多单晶膜;一第一型态的场效电晶体使用该缓冲部份形成;及一第二型态的场效电晶体使用该缓冲部份形成。21.如申请专利范围第20项之积体电路,其中该第一型态的场效电晶体及第二型态的场效电晶体电气耦合在一起以形成互补场效电晶体线路。22.如申请专利范围第20项之积体电路,其中该缓冲部份包括GaAs层及AlGaAs层。23.如申请专利范围第20项之积体电路,其中该化合物半导体层包括GaAs。24.如申请专利范围第20项之积体电路,其中该钙钛矿氧化物层至少是部份非晶质。25.如申请专利范围第20项之积体电路,其中该钙钛矿氧化物层是单晶。26.如申请专利范围第20项之积体电路,其中该钙钛矿氧化物材料包括选自由硷土金属钛酸盐,硷土金属锆酸盐,硷土金属铪酸盐,硷土金属钽酸盐,硷土金属钌酸盐,及硷土金属铌酸盐所组成群组之氧化物。27.如申请专利范围第20项之积体电路,其中该钙钛矿氧化物材料包括SrxBa1-xTiO3,其中x范围从0到1。28.如申请专利范围第20项之积体电路,进一步包括一非晶质层插入IV族半导体基材与钙钛矿氧化物层之间。29.如申请专利范围第28项之积体电路,其中该非晶质层包括氧化矽。30.如申请专利范围第20项之积体电路,其中该缓冲部份包括含一层AlGaAs的材料。31.如申请专利范围第30项之积体电路,其中该层材料包括AlGaAs含低温AlGaAs材料。32.如申请专利范围第30项之积体电路,其中含AlGaAs的该层材料约100至约300厚。33.如申请专利范围第20项之积体电路,其中该缓冲部份包括一层含GaAs的材料。34.如申请专利范围第33项之积体电路,其中该层材料包括GaAs含低温GaAs材料。35.如申请专利范围第33项之积体电路,其中该层材料包括GaAs约1000至约6000厚。36.如申请专利范围第20项之积体电路,其中该缓冲部份包括第一低温层AlGaAs,第一低温层GaAs,第二低温层AlGaAs,及第二层GaAs。37.如申请专利范围第36项之积体电路,其中第一低温层AlGaAs约100至约300厚,第一低温层GaAs约1000至约6000厚,第二低温层AlGaAs约500至约1000厚,及第二层GaAs约1000厚。38.如申请专利范围第20项之积体电路,其中该IV族半导体基材包括矽。39.如申请专利范围第20项之积体电路,进一步包括使用IV族半导体基材形成一电子电路,该电子电路藕合到至少第一型态的场效电晶体与第二型态的场效电晶体之一。40.如申请专利范围第39项之积体电路,其中该电子电路包括第一互补场效电晶体电路及第一型态的场效电晶体与第二型态的场效电晶体形成第二互补场效电晶体电路。41.一种制造半导体结构之制程,包括:提供一单晶矽基材;沉积单晶钙钛矿氧化物膜覆盖单晶矽基材,该薄膜具有的厚度小于将导致应变感应缺陷的材料厚度;形成一非晶质层氧化物界面层至少含矽及氧在单晶钙钛矿氧化物膜与单晶矽基材间;磊晶形成一单晶化合物半导体层覆盖单晶钙钛矿氧化物膜;及形成一缓冲结构覆盖单晶化合物半导体层。42.如申请专利范围第41项之制程,其中形成一缓冲结构的步骤包括下列步骤:在约200℃的温度成长第一层低温材料在III-V材料系统;在约300℃至约450℃的温度成长第二层低温材料在III-V材料系统;成长一缓冲层材料在III-V材料系统于第二层上;及使用缓冲结构形成至少一异质结构场效电晶体。43.如申请专利范围第42项之制程,进一步包括在约300℃至约400℃的温度成长一部份低温材料在III-V材料系统于化合物半导体层上之步骤。44.如申请专利范围第43项之制程,其中成长一部份低温材料在III-V材料系统之步骤包括成长一层低温AlGaAs。45.如申请专利范围第44项之制程,其中成长一部份低温材料在III-V材料系统之步骤包括成长一层约100至约300的厚度。46.如申请专利范围第42项之制程,其中成长第一层低温材料在III-V材料系统之步骤包括成长一层低温GaAs。47.如申请专利范围第46项之制程,其中成长一部份低温材料在III-V材料系统之步骤包括成长一层具有约1000至约6000的厚度。48.如申请专利范围第42项之制程,其中成长第二层低温材料在III-V材料系统之步骤包括成长一层低温AlGaAs。49.如申请专利范围第48项之制程,其中成长第二层低温材料在III-V材料系统之步骤包括成长第二层低温材料具有约500至约1000的厚度。50.如申请专利范围第42项之制程,其中形成至少一异质结构场效电晶体之步骤包括形成一互补异质结构场效电晶体对。51.如申请专利范围第42项之制程,进一步包括在约600℃温度退火第一及第二层之步骤。52.如申请专利范围第41项之制程,其中成长一缓冲层材料在III-V材料系统之步骤包括成长一层未掺杂的GaAs。53.如申请专利范围第52项之制程,其中成长一缓冲层材料在III-V材料系统之步骤包括成长一层GaAs至约500至约1000的厚度。54.如申请专利范围第41项之制程,进一步包括退火单晶钙钛矿氧化物膜以引起单晶钙钛矿氧化物膜的结晶结构从单晶改变成非晶质。55.一种制造半导体装置结构之制程,包括步骤:提供一单晶矽基材;沉积单晶钙钛矿氧化物膜覆盖单晶矽基材,该薄膜具有的厚度小于将导致应变感应缺陷的材料厚度;形成一非晶质层氧化物界面层至少含矽及氧在单晶钙钛矿氧化物膜与单晶矽基材间;磊晶形成一单晶化合物半导体层覆盖单晶钙钛矿氧化物膜;及形成一缓冲结构覆盖单晶化合物半导体层,其中形成一缓冲结构的步骤包括下列步骤:在约300℃至约400℃的温度成长一层低温AlGaAs在单晶化合物半导体层上约100至约300的厚度,在约200℃的温度成长第一层低温GaAs在一层低温AlGaAs层上约100至约6000的厚度,在约300℃至约450℃的温度成长第二层低温AlGaAs在第一层上到小于约500的厚度,及在约600℃的温度成长一未掺杂的GaAs缓冲层在第二层上约1000的厚度。56.如申请专利范围第55项之制程,进一步包括使用该缓冲结构形成第一互补场效电晶体电路的步骤。57.如申请专利范围第56项之制程,进一步包括的步骤:使用该单晶矽基材形成第二互补场效电晶体电路;及电气耦合第一与第二互补场效电晶体电路。58.如申请专利范围第55项之制程,进一步包括退火单晶钙钛矿氧化物膜以形成至少部份非晶质膜之步骤。59.一种积体电路,包括:一矽基材;一使用矽基材形成的第一种型态场效电晶体;一使用矽基材形成的第二种型态场效电晶体;一调节缓冲层覆盖至少一部份矽基材;一层单晶化合物半导体材料形成覆盖至少一部份调节缓冲层;使用该层单晶化合物半导体材料形成一第一种型态异质结构场效电晶体;及使用该层单晶化合物半导体材料形成一第二种型态异质结构场效电晶体。60.如申请专利范围第59项之积体电路,其中调节缓冲层至少是部份非晶质。61.如申请专利范围第59项之积体电路,其中调节缓冲层是单晶。62.如申请专利范围第59项之积体电路,其中调节缓冲层包括一钙钛矿氧化物材料。63.如申请专利范围第62项之积体电路,其中该钙钛矿氧化物材料包括选自由硷土金属钛酸盐,硷土金属锆酸盐,硷土金属铪酸盐,硷土金属钽酸盐,硷土金属钌酸盐,及硷土金属铌酸盐所组成群组之氧化物。64.如申请专利范围第63项之积体电路,其中该钙钛矿氧化物材料包括SrxBa1-xTiO3,其中x范围从0到1。65.如申请专利范围第59项之积体电路,进一步包括一非晶质层插入矽基材与调节缓冲层之间。66.如申请专利范围第65项之积体电路,其中该非晶质层包括氧化矽。67.如申请专利范围第59项之积体电路,其中该调节缓冲层起初是单晶及接受一退火制程至少转变一部份缓冲层成非晶质结构。68.如申请专利范围第59项之积体电路,其中该第一种型态场效电晶体与第二种型态场效电晶体耦合一起形成第一互补电路;其中该第一种型态异质结构场效电晶体与第二种型态异质结构场效电晶体耦合一起形成第二互补电路;及其中第一互补电路耦合至第二互补电路。69.如申请专利范围第68项之积体电路,进一步包括使用该矽基材形成一双极电晶体。70.如申请专利范围第59项之积体电路,进一步包括一缓冲结构覆盖调节缓冲层。71.如申请专利范围第70项之积体电路,其中该缓冲结构包括一层AlGaAs及一层GaAs。72.如申请专利范围第70项之积体电路,其中该缓冲结构包括第一低温AlGaAs层,一低温GaAs层覆盖该低温AlGaAs层,第二低温AlGaAs层覆盖该低温GaAs层;及一缓冲GaAs层覆盖该第二低温AlGaAs层。图式简单说明:图1.2及3说明根据本发明各种具体实施例装置结构的横截面图示;图4以图形说明最大可得到膜厚与母材晶体和其成长晶体覆盖层间晶格不匹配之间的关系;图5说明包括一单晶调节缓冲层之结构的高解析穿透电子显微镜照片;图6说明包括一单晶调节缓冲层之结构的x-光绕射光谱;图7说明包括一非晶氧化物层之结构的高解析穿透电子显微镜照片;图8说明包括一非晶氧化物层之结构的x-光绕射光谱;图9-12说明根据本发明另一具体实施例形成一装置结构的横截面图示;图13-16说明图9-12之装置结构的可能分子键结结构;图17-19说明根据本发明也是另一具体实施例形成一装置结构的横截面图示;图20-21说明可用在根据本发明各种具体实施例的装置结构的横截面图示;图22-26包括一部份积体电路的横截面图示说明,根据本发明其包括一化合物半导体部份、一双载子部份、及一MOS部份;图27说明根据本发明也是另一具体实施例的装置结构;及图28说明根据本发明一互补III-V场效电晶体。 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