| 主权项 |
1.一种操作一积体电路装置的方法,其包括下列步骤:利用复数个拉升驱动电流驱动差动感测放大器的电源供应端点,该等拉升驱动电流系由在感测及放大时间间隔期间以不同的正电压位准驱动的相对应复数条信号线提供。2.如申请专利范围第1项之方法,其中该等不同的正电压位准包括一内部电源供应电压位准,以及大于该内部电源供应电压位准的一电压位准。3.如申请专利范围第1项之方法,其中该复数条信号线由个别的拉升电晶体电性耦合至该电源供应端点。4.一种积体电路装置,其包括:控制电路,其以复数个拉升驱动电流驱动差动感测放大器的电源供应端点,该等拉升驱动电流系由在感测及放大时间间隔期间于不同的正电压位准驱动的对应的复数条信号线中取得。5.一种积体电路记忆装置,其包括:一感测放大器,其具有第一及第二输入电性耦合至一差动信号线对;及一拉升控制电路,当该感测放大器正在放大建立在该第一及第二输入的一差动输入信号时,其可从具有不同振幅之第一及第二电压供应源平行地提供拉升驱动电流给该感测放大器的电源供应端点。6.如申请专利范围第5项之记忆装置,进一步包括:第一及第二隔离电晶体,其具有第一及第二闸极电极,其电性耦合至隔离控制信号线;及其中,该拉升控制电路包括一第一MOS电晶体,其具有一第一电流载送端点电性耦合至该隔离控制信号线,及一第二电流载送端点,其电性耦合至该感测放大器的电源供应端点。7.如申请专利范围第6项之记忆装置,其中该第一及第二隔离电晶体具有第一电流载送端点,其电性耦合至该差动信号线对。8.如申请专利范围第7项之记忆装置,其中该拉升控制电路进一步包括:一第二MOS电晶体,其具有一第一电流载送端点电性耦合至记忆阵列电源供应线,及一第二电流载送端点电性耦合至该感测放大器的电源供应端点。9.如申请专利范围第8项之记忆装置,其中该第一电压供应源的振幅大于该第二电压供应源;其中该隔离控制信号线会将该第一MOS电晶体的第一电流载送端点电性连接至该第一电压供应源;及其中该记忆阵列电源供应线会将该第二MOS电晶体的第一电流载送端点电性连接至该第二电压供应源。10.如申请专利范围第7项之记忆装置,进一步包括:一记忆单元阵列;一第一位元线对,电性耦合至该记忆单元阵列及该第一与第二隔离电晶体的第二电流载送端点。11.如申请专利范围第10项之记忆装置,进一步包括一第一位元线等化电路,其会电性耦合至该第一位元线对并且响应第一等化信号。12.如申请专利范围第11项之记忆装置,其中该拉升控制电路包括一控制信号产生电路,其可驱动该第一MOS电晶体的闸极电极并且响应第一等化信号。13.一种积体电路记忆装置,其包括:一感测放大器,其具有第一及第二输入电性耦合至一差动信号线对;一第一记忆单元阵列,其具有一第一位元线对与其电性耦合;一第一隔离电晶体对,其具有一第一电流载送端点对电性耦合至该差动信号线对,一第二电流载送端点对电性耦合至该第一位元线对,及一闸极电极对响应第一隔离控制信号线上的第一隔离控制信号线;一第一位元线等化电路,电性耦合至该第一位元线对并且响应第一等化信号线上的第一等化信号;一第二记忆单元阵列,其具有一第二位元线对与其电性耦合;一第二隔离电晶体对,其具有一第一电流载送端点对电性耦合至该差动信号线对,一第二电流载送端点对电性耦合至该第二位元线对,及一闸极电极对响应第二隔离控制信号线上的第二隔离控制信号线;一第二位元线等化电路,电性耦合至该第二位元线对并且响应第二等化信号线上的第二等化信号;及一拉升控制电路,当该感测放大器正在放大建立在该第一及第二输入的差动输入信号时,其可从具有不同振幅之第一及第二电压供应源平行地提供拉升驱动电流给该感测放大器的电源供应端点。14.如申请专利范围第13项之记忆装置,其中该拉升控制电路包括:一第一MOS电晶体,其具有一第一电流载送端点电性耦合至该第一隔离控制信号线,及一第二电流载送端点电性耦合至该感测放大器的电源供应端点;一第二MOS电晶体,其具有一第一电流载送端点电性耦合至记忆阵列电源供应线,及一第二电流载送端点电性耦合至该感测放大器的电源供应端点;及一第三MOS电晶体,其具有一第一电流载送端点电性耦合至该第二隔离控制信号线,及一第二电流载送端点电性耦合至该感测放大器的电源供应端点。15.如申请专利范围第14项之记忆装置,其中该拉升控制电路进一步包括:一控制信号产生电路,其可驱动该第一及第三MOS电晶体的闸极电极并且响应第一及第二等化信号。16.如申请专利范围第15项之记忆装置,其中该控制信号产生电路以一主动信号驱动该第一MOS电晶体的闸极电极,其限制条件是该第二等化信号必须系主动的,以及利用一主动信号驱动该第三MOS电晶体的闸极电极,其限制条件是该第一等化信号必须系主动的。17.一种积体电路记忆装置,其包括:一感测放大器,其具有第一及第二输入电性耦合至一第一差动信号线对;及一拉升控制电路,电性耦合至该感测放大器的电源供应端点,该拉升控制电路包括:一第一拉升电晶体,其具有一第一电流载送端点电性耦合至该感测放大器的电源供应端点,一第二电流载送端点电性耦合至一第一电源供应信号线;及一第二拉升电晶体,其具有一第一电流载送端点电性耦合至该感测放大器的电源供应端点;一第二电流载送端点电性耦合至一信号线,当该感测放大器正在放大该第一及第二输入的差动输入信号时,其可接收一增大的电压信号。18.如申请专利范围第17项之记忆装置,其中该第一拉升电晶体包括一PMOS电晶体;及其中该第二拉升电晶体包括一NMOS电晶体。19.如申请专利范围第17项之记忆装置,其中该第一及第二拉升电晶体包括PMOS电晶体。20.一种积体电路记忆装置,其包括:一差动感测放大器;一控制电路,其以一增大的电压位准驱动该差动感测放大器的正电源供应端点,该位准亦提供至一隔离电晶体的闸极电极,该隔离电晶体具有一第一电流载送端点电性耦合至该差动感测放大器的输入。21.一种积体电路装置,其包括:一差动感测放大器,其具有第一及第二输入电性耦合至一差动信号线对;一第一隔离电晶体对,其具有一第一电流载送端点对电性耦合至该差动信号线对;及一切换开关,电性串联耦合在该隔离电晶体对至少其中一个之闸极及该差动感测放大器的电源供应端点之间的电性路径中。22.一种半导体记忆装置,其包括:一记忆单元阵列区块;一位元线对,连接至该记忆单元阵列区块;一感测放大器,用以感测及放大该位元线对之间的电压差;一隔离电晶体对,用以连接该位元线对与该感测放大器,或响应隔离控制信号将彼此隔离;一第一切换开关,用以响应感测放大器控制信号传送记忆单元阵列电源供应电压给该感测放大器的电源供应电压节点;及一第二切换开关,用以响应预设控制信号传送该隔离控制信号给该感测放大器的电源供应电压节点,其中该记忆单元阵列电源供应电压及该隔离控制信号系当作该感测放大器的电源供应电压。23.如申请专利范围第22项之半导体记忆装置,其中该第二切换开关包括一nMOS电晶体。24.如申请专利范围第22项之半导体记忆装置,其中该第二切换开关包括一pMOS电晶体。25.一种半导体记忆装置,其包括:一第一记忆单元阵列区块;一第一位元线对,连接至该第一记忆单元阵列区块;一第二记忆单元阵列区块;一第二位元线对,连接至该第二记忆单元阵列区块;一感测放大器,用以感测及放大该第一或第二位元线对之间的电压差;一第一隔离电晶体对,用以连接该第一位元线对与该感测放大器,或响应第一隔离控制信号将彼此隔离;一第二隔离电晶体对,用以连接该第二位元线对与该感测放大器,或响应第二隔离控制信号将彼此隔离;一第一切换开关,用以响应感测放大器控制信号传送记忆单元阵列电源供应电压给该感测放大器的电源供应电压节点;一第二切换开关,用以响应第一控制信号传送该第一隔离控制信号给该感测放大器的电源供应电压节点;及一第三切换开关,用以响应第二控制信号传送该第二隔离控制信号给该感测放大器的电源供应电压节点,其中该第一控制信号及该第二控制信号及该记忆单元阵列电源供应电压的任一个系当作该感测放大器的电源供应电压。26.如申请专利范围第25项之半导体记忆装置,进一步包括:一第一等化单元,用以响应第一等化信号等化该第一位元线对;一第二等化单元,用以响应第二等化信号等化该第二位元线对;一第一控制信号产生电路,用以响应该感测放大器控制信号,该感测放大器控制信号反向信号及该第二等化信号产生该第一控制信号;及一第二控制信号产生电路,用以响应该感测放大器控制信号,该感测放大器控制信号反向信号及该第一等化信号产生该第二控制信号。27.如申请专利范围第26项之半导体记忆装置,其中该第二及第三切换开关包括nMOS电晶体。28.如申请专利范围第27项之半导体记忆装置,其中该第一控制信号产生电路包括:一pMOS电晶体,其中该第二等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号系施加在该闸极,以及该源极或汲极中任一个系连接至输出节点用以产生该第一控制信号;一第一nMOS电晶体,其中该第二等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号的反向信号系施加在该闸极,以及该源极或汲极中任一个系连接至该输出节点;及一第二nMOS电晶体,其中该源极或汲极中任一个系连接至该输出节点,该感测放大器控制信号系施加在该闸极,以及该接地电压系施加在该源极或汲极中任一个。29.如申请专利范围第25项之半导体记忆装置,其中该第二控制信号产生电路包括:一pMOS电晶体,其中该第一等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号系施加在该闸极,以及该源极或汲极中任一个系连接至输出节点用以产生该第二控制信号;一第一nMOS电晶体,其中该第一等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号的反向信号系施加在该闸极,以及该源极或汲极中任一个系连接至该输出节点;及一第二nMOS电晶体,其中该源极或汲极中任一个系连接至该输出节点,该感测放大器控制信号系施加在该闸极,以及该接地电压系施加在该源极或汲极中任一个。30.如申请专利范围第26项之半导体记忆装置,其中该第二及第三切换开关包括pMOS电晶体。31.一种半导体记忆装置,其包括:一第一记忆单元阵列区块;一第一位元线对,连接至该第一记忆单元阵列区块;一第二记忆单元阵列区块;一第二位元线对,连接至该第二记忆单元阵列区块;一第一等化单元,用以响应第一等化信号等化该第一位元线对;一第二等化单元,用以响应第二等化信号等化该第二位元线对;一感测放大器,用以感测及放大该第一或第二位元线对之间的电压差;一第一隔离电晶体对,用以连接该第一位元线对与该感测放大器,或响应第一隔离控制信号将该第一位元线对与该感测放大器的该输入对隔离;一第二隔离电晶体对,用以连接该第二位元线对与该感测放大器,或响应第二隔离控制信号将该彼此隔离;一第一切换开关,用以响应该感测放大器控制信号传送记忆单元阵列电源供应电压给该感测放大器的电源供应电压节点;一第二切换开关,用以响应第一控制信号传送该第一隔离控制信号给该感测放大器的电源供应电压节点;一第三切换开关,用以响应第二控制信号传送该第二隔离控制信号给该感测放大器的电源供应电压节点;及一控制信号产生电路,用以响应该感测放大器控制信号,该感测放大器控制信号反向信号及该第一与第二等化信号产生该第一与第二控制信号。32.如申请专利范围第31项之半导体记忆装置,其中该控制信号产生电路包括:一第一控制信号产生电路,用以响应该感测放大器控制信号,该感测放大器控制信号反向信号及该第二等化信号产生该第一控制信号;及一第二控制信号产生电路,用以响应该感测放大器控制信号,该感测放大器控制信号反向信号及该第一等化信号产生该第二控制信号。33.如申请专利范围第32项之半导体记忆装置,其中该第二及第三切换开关包括nMOS电晶体。34.如申请专利范围第33项之半导体记忆装置,其中该第一控制信号产生电路包括:一pMOS电晶体,其中该第二等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号系施加在该闸极,以及该源极或汲极中任一个系连接至输出节点用以产生该第一控制信号;一第一nMOS电晶体,其中该第二等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号的反向信号系施加在该闸极,以及该源极或汲极中任一个系连接至该输出节点;及一第二nMOS电晶体,其中该源极或汲极中任一个系连接至该输出节点,该感测放大器控制信号系施加在该闸极,以及该接地电压系施加在该源极或汲极中任一个。35.如申请专利范围第33项之半导体记忆装置,其中该第二控制信号产生电路包括:一pMOS电晶体,其中该第一等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号系施加在该闸极,以及该源极或汲极中任一个系连接至输出节点用以产生该第二控制信号;一第一nMOS电晶体,其中该第一等化信号系施加在该源极或汲极中任一个,该感测放大器控制信号的反向信号系施加在该闸极,以及该源极或汲极中任一个系连接至该输出节点;及一第二nMOS电晶体,其中该源极或汲极中任一个系连接至该输出节点,该感测放大器控制信号系施加在该闸极,以及该接地电压系施加在该源极或汲极中任一个。36.如申请专利范围第32项之半导体记忆装置,其中该第二及第三切换开关包括pMOS电晶体。图式简单说明:图1所示的系惯用的DRAM装置电路图;图2及3所示的系图1中惯用DRAM装置之感测放大器的操作波形图;图4所示的系根据本发明之DRAM装置电路图;图5所示的系图4中控制信号产生电路之电路图;图6所示的系图5中控制信号产生电路之时序图;图7所示的系图4中隔离控制电路之电路图;图8所示的系图7中隔离控制电路之时序图;及图9所示的系图4中DRAM装置之操作时序图。 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