发明名称 半导体元件和其制造方法
摘要 一半导体元件被提供有形成于半导体基体上的电晶体和其他半导体组件,将该些组件连接到外部电路的外部连接端子,以及将半导体组件的电极连接到外部连接端子的互接图案,其中外部连接端子由含有导电材料的导线形成,且接合于互接图案的导线的部份被埋在形成互接图案的金属层中。半导体元件的制造方法亦被揭露。
申请公布号 TW544742 申请公布日期 2003.08.01
申请号 TW091110671 申请日期 2002.05.21
申请人 新光电气工业股份有限公司 发明人 高池英次
分类号 H01L21/00 主分类号 H01L21/00
代理机构 代理人 恽轶群 台北市松山区南京东路三段二四八号七楼;陈文郎 台北市松山区南京东路三段二四八号七楼
主权项 1.一种半导体元件,包含:形成于一半导体基体的半导体组件;外部连接端子,其等将该等组件连接到一外部电路,及互接图案,将该等半导体组件的电极连接到该等外部连接端子,其中该等外部连接端子系由含有导电材料的导线所形成,而且该等导线之连结于该等互接图案的部份,被埋在形成该等互接图案的该金属层中。2.如申请专利范围第1项之半导体元件,其中形成该等互接图案的该金属层被铜镀层和金镀层其中一者所形成。3.如申请专利范围第1项之半导体元件,其中该等导线由金线或铜线中选出。4.如申请专利范围第1项之半导体元件,其中该金属层和该等导线的材料相同。5.如申请专利范围第1项之半导体元件,其中该金属层和该等导线的材料为金。6.如申请专利范围第1项之半导体元件,其中该金属层和该等导线的材料为铜。7.如申请专利范围第1项之半导体元件,其中该等外部连接端子被形成该等互接图案的该金属层的材料所覆盖。8.如申请专利范围第1项之半导体元件,其中该半导体元件中形成该等互接图案的表面被密封,以便留下该等外部连接端子暴露出。9.如申请专利范围第3项之半导体元件,其中该半导体元件中形成该等互接图案的表面被密封,以便留下该等外部连接端子暴露出。10.一种半导体元件制造方法,该半导体元件被提供有形成于一半导体基体的半导体组件,将该等组件连接到一外部电路的外部连接端子,及将该等半导体组件的电极连接到该等外部连接端子的互接图案,该方法包含的步骤为:在该半导体基体中形成该等电极的整个表面上形成一导电层,在该导电层的该表面上形成一电阻图案,留下该导电层的某些部份暴露出,该等部份为该等外部连接端子将被连接到垫的部份以及欲形成该等互接图案的部份,将含有导电材料的导线,在欲形成垫的部份连结到该导电层,以便形成外部连接端子,在该导电层的该等暴露部份形成一金属层,移除该电阻,及移除因移除该电阻而暴露出的该导电层,以便形成该等互接图案。11.如申请专利范围第10项之半导体元件制造方法,其中该等互接图案被铜镀层和金镀层之其中一者所形成。12.如申请专利范围第10项之半导体元件制造方法,其中金线或铜线被用来作为该等导线。13.如申请专利范围第10项之半导体元件制造方法,其中该相同材料被用于该金属层和该等导线。14.如申请专利范围第10项之半导体元件制造方法,其中金被用来作为该金属层和该等导线的材料。15.如申请专利范围第10项之半导体元件制造方法,其中铜被用来作为该金属层和该等导线的材料。16.如申请专利范围第10项之半导体元件制造方法,其中当在该导电层的该暴露部份形成该金属层时,该等外部连接端被子被该金属层的该材料所覆盖。17.如申请专利范围第10项之半导体元件制造方法,其中在形成该等互接图案之后,该半导体元件中形成该等互接图案的表面被密封,以便留下该等外部连接端子暴露出。18.如申请专利范围第12项之半导体元件制造方法,其中在形成该等互接图案之后,该半导体元件中形成该等互接图案的表面被密封,以便留下该等外部连接端子暴露出。图式简单说明:第1A至1I图为用来解释根据本发明之第一实施例的半导体元件的制造方法的图式;第2A至2H图为用来解释根据本发明之第二实施例的半导体元件的制造方法的图式;第3图为根据本发明之第一实施例的半导体元件的制造方法的流程图;第4图为根据本发明的第二实施例的半导体元件的制造方法的流程图;第5图为覆盖着半导体晶圆的电极形成表面的光敏电阻的蚀刻状态的平面图;第6图为被切割成小方块之前,用来形成较多数目的半导体元件的半导体晶圆的图式;第7A图为使外部连接端子与根据本发明之半导体元件的互接图案连结的一部份的放大剖面图,第7B图为使外部连接端子与习知技术的半导体元件的互接图案连结的一部份的放大剖面图;第8A图为使外部连接端子与根据本发明之另一半导体元件的互接图案连结的一部份的放大剖面图,第8B图为使外部连接端子与习知技术的另一半导体元件的互接图案连结的一部份的放大剖面图;第9A至9C图为用来解释将一铜线或金线连结到本发明之导电层的图式;第10A图为根据本发明安装于一板上的半导体元件的图式,而第10B图为安装于一板上的习知技术的半导体元件的图式;第11A图为安装于一板上之根据本发明之另一半导体元件的图式,而第11B图为安装于一板上之习知技术之另一半导体元件的图式;第12A至12I图为解释习知技术之半导体元件的制造方法的图式;第13A至13I图为解释习知技术之半导体元件的另一制造方法的图式;第14图为第12A至12I图所示之习知技术的半导体元件的制造方法的流程图;及第15图为13A至13I图所示之习知技术的半导体元件的制造方法的流程图。
地址 日本