| 主权项 |
1.一种多晶片模组封装方法,其包含之步骤有:提供一基板,该基板具有一上表面与一下表面;在基板之上表面进行至少一第一晶片之封装,以使第一晶片与该基板电性导通,其中该基板上用以封装第一晶片之第一封胶体所覆盖表面系小于且包含于该基板之第一表面,使得该基板之第一表面预留有显露表面,用以结合至少一包含第二晶片之封装结构;进行第一晶片之测试,以确保第一晶片与电性连接路径之良好;分别封装至少一第二晶片,以使每一第二晶片具有对应之第二封胶体;进行第二晶片之测试,以确保第二晶片与电性连接路径之良好;及表面结合该经封装之第二晶片至该基板之上表面,以使第二晶片与该基板电性导通。2.如申请专利范围第1项所述之多晶片模组封装方法,其在封装第一晶片之后,另在第一封胶体上标印图案。3.如申请专利范围第1项所述之多晶片模组封装方法,其在封装第一晶片之后,另在基板之下表面形成复数个焊球或插针。4.如申请专利范围第1项所述之多晶片模组封装方法,其在表面结合第二晶片至该基板之后,进行测试,以确保第一晶片与第二晶片在该基板上之电性连接良好。5.如申请专利范围第1项所述之多晶片模组封装方法,其在表面结合第二晶片至该基板之后,另在该基板之下表面形成复数个焊球或插针。6.如申请专利范围第1项所述之多晶片模组封装方法,其在表面结合第二晶片至该基板之后,另在第二晶片与该基板之间填充一底垫材[underfill]。7.一种多晶片模组封装结构,其包含有:一基板,具有一上表面及一下表面;至少一第一晶片,黏固于该基板之上表面,并与该基板电性连接;第一封胶体,形成于该基板之上表面,用以封装第一晶片,其中第一封胶体所覆盖的基板表面系小于且包含于该基板之第一表面;及至少一封装有第二晶片之封装结构,系表面结合于该基板之上表面,其包含有第二晶片与第二封胶体。8.如申请专利范围第7项所述之多晶片模组封装结构,其中该封装有第二晶片之封装结构系与该基板之上表面留有一间隙。9.如申请专利范围第8项所述之多晶片模组封装结构,其另包含有复数个焊接锡膏或焊球,形成于该间隙内。10.如申请专利范围第9项所述之多晶片模组封装结构,其另包含有一底垫材,用以填充该间隙。11.如申请专利范围第7项所述之多晶片模组封装结构,其另包含有复数个焊球,结合于该基板之下表面。12.如申请专利范围第7项所述之多晶片模组封装结构,其另包含有复数个插针,结合于该基板之下表面。13.如申请专利范围第7项所述之多晶片模组封装结构,其另包含有被动元件,形成于该基板之上表面。14.如申请专利范围第7项所述之多晶片模组封装结构,其中在该基板之上表面形成有参考点,以供在表面结合该封装有第二晶片之封装结构时之对位。15.如申请专利范围第7项所述之多晶片模组封装结构,其中该第一晶片系选自于光学晶片、图形显示晶片、微处理晶片或记忆体晶片。16.如申请专利范围第7项所述之多晶片模组封装结构,其中该第二晶片系选自于光学晶片、图形显示晶片、微处理晶片或记忆体晶片。17.如申请专利范围第7项所述之多晶片模组封装结构,其中第一晶片与第二晶片系分别为图形显示晶片与记忆体晶片,以使该多晶片模组封装结构系构成为一显示装置。18.如申请专利范围第7项所述之多晶片模组封装结构,其中在该基板之上表面上之第一封胶体与第二封胶体系具有一致之高度。19.如申请专利范围第7项所述之多晶片模组封装结构,其中该封装有第二晶片之封装结构系选自于球格阵列[Ball Grid Array, BGA]、平垫格状阵列[Land Grid Array, LGA]、四方扁平无接脚式[Quad Flat Non-leaded, QFN]、双排小外观无接脚式[SmallOutline Non-leaded, SON]、凸块化晶片载体[Bump ChipCarrier, BCC]、晶片上薄膜[Chip On Flim]或晶片尺寸封装[Chip Scale Package, CSP]等封装结构。图式简单说明:第1图:在美国专利第6,133,629号「多晶片模组封装」中所揭示之多晶片模组封装方法之流程图;第2图:在美国专利第6,133,629号「多晶片模组封装」中所揭示之多晶片模组封装方法之截面图;第3图:依本发明之第一具体实施例,多晶片模组封装方法之流程图;第4a至4c图:依本发明之第一具体实施例,在多晶片模组封装方法中之截面示意图;及第5图:依本发明之第一具体实施例,多晶片模组封装结构之顶面示意图;及第6图:依本发明之第二具体实施例,多晶片模组封装结构之截面示意图。 |
