| 主权项 |
1.一种快闪记忆体元件之结构,该快闪记忆体元件之结构包括:一第一导电型基底;一第二导电型第一井区,该第二导电型第一井区设置于该基底中;一第一导电型第二井区,该第一导电型第二井区设置于该第二导电型第一井区中;一堆叠闸极结构,该堆叠闸极结构设置于该第一导电型基底上;一源极区与一汲极区,该源极区与该汲极区分别设置于该堆叠闸极结构两侧的该第一导电型基底中;一第二导电型第三井区,该第二导电型第三井区设置于该第一导电型第二井区中,从该汲极区延伸至该堆叠结构下方并与该源极区相距一间隔;以及一第二导电型口袋掺杂区,该第二导电型口袋掺杂区设置于该堆叠闸极结构下方,且该第二导电型口袋掺杂区之两侧分别连接该第二导电型第三井区与该源极区。2.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该第一导电型基底包括p型基底。3.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该第二导电型第一井区与该第二导电型第三井区包括n型井区。4.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该第一导电型第二井区包括p型井区。5.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该第二导电型口袋掺杂区包括n-型口袋掺杂区。6.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该源极区与该汲极区系掺杂p型离子。7.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该汲极区与该第二导电型第三井区系以一电性短路连接一起。8.如申请专利范围第7项所述之快闪记忆体元件之结构,其中该电性短路系以一接触窗贯穿该汲极区与该第二导电型第三井区间之接面。9.如申请专利范围第1项所述之快闪记忆体元件之结构,其中该第二导电型口袋掺杂区与该第二导电型第三井区之掺杂浓度相同。10.一种快闪记忆体元件之制造方法,该方法包括下列步骤:提供具有第一导电型之一基底,该基底已依序形成一第二导电型第一井区、一第一导电型第二井区与一堆叠闸极结构;于该基底上形成一第一图案化光阻层,该第一图案化光阻层暴露预定形成一汲极区之该基底;进行一第一口袋植入步骤,于预定形成该汲极区之该基底中形成一第二导电型第三井区,且该第二导电型第三井区延伸至该堆叠闸极结构下方并与预定形成一源极区之该基底相距一间隔;移除该第一图案化光阻层;于该基底上形成一第二图案化光阻层,该第二图案化光阻层暴露预定形成该源极区之该基底;进行一第二口袋植入步骤,于该堆叠闸极结构下方靠近该预定形成该源极区之该基底中形成一第二导电型口袋掺杂区;移除该第二图案化光阻层;于该堆叠闸极结构两侧之该基底中形成该源极区与该汲极区;于该堆叠闸极结构之侧壁形成一间隙壁;于该基底上形成一第三图案化光阻层,该第三图案化光阻层暴露该汲极区之该基底;以该第三图案化光阻层与具有该间隙壁之该堆叠闸极结构为罩幕,蚀刻该汲极区之该基底直到贯穿该汲极区与该第二导电型第三井区之接面;移除该第三图案化光阻层;于该基底上形成一第一导体层,该第一导体层填满该堆叠闸极结构之间的间隙,并与该源极区与该汲极区电性连接;移除部分该第一导体层,以于该源极区上形成一第一接触窗与于该第二导电型第三井区上形成一第二导体层;图案化该第二导体层以形成一第二接触窗,该第二接触窗使该汲极区与该第二导电型第三井区形成一短路连接;于该基底上形成一内层介电层;以及于该内层介电层上形成与该第二接触窗电性连接之一导线。11.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第一口袋植入步骤包括一倾斜角离子植入法。12.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第一口袋植入步骤之倾斜角度包括0度至180度左右。13.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第二口袋植入步骤包括一倾斜角离子植入法。14.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第二口袋植入步骤之倾斜角度包括30度左右。15.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中于该第一口袋植入步骤之后与移除该第一图案化光阻层之步骤之前更包括一掺质驱入制程。16.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中更包括于该内层介电层中形成一插塞,该插塞电性连接该导线与该第二接触窗。17.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第一导电型基底包括p型基底。18.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第二导电型第一井区与该第二导电型第三井区包括n型井区。19.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第一导电型第二井区包括p型井区。20.如申请专利范围第10项所述之快闪记忆体元件之制造方法,其中该第二导电型口袋掺杂区包括n-型口袋掺杂区。21.一种快闪记忆体元件之操作方法,适用于操作一p通道快闪记忆体元件,该p通道快闪记忆体元件包括一p型基底;一第一n型井区,设置于该p型基底中;一p型井区,设置于该第一n型井区中;一堆叠闸极结构,设置于该p型基底上,该堆叠闸极结构包括一控制闸极;一源极与一汲极,分别设置于该堆叠闸极结构两侧的该p型基底中;一第二n型井区,设置于该p型井区中,从该汲极延伸至该堆叠闸极结构下方并与该源极相距一间隔;以及一n-型口袋掺杂区设置于该堆叠闸极结构下方,且该n-型口袋掺杂区之两侧分别连接第二n型井区与该源极;且该方法包括:在程式化该p通道快闪记忆体元件时,对该控制闸极施加一第一正电压,使该汲极区接地,对该源极施加一负电流,以利用累增崩溃引发热电子注入模式程式化该p通道快闪记忆体元件;以及在抹除该p通道快闪记忆体元件时,对该控制闸极施加一负电压,将该汲极浮置,对该源极施加一第二正电压,以利用通道FN穿隧效应抹除该p通道快闪记忆体元件。22.如申请专利范围第21项所述之快闪记忆体元件之操作方法,其中该第一正电压包括8伏特至10伏特左右。23.如申请专利范围第21项所述之快闪记忆体元件之操作方法,其中该负电流为-100微安培左右。24.如申请专利范围第21项所述之快闪记忆体元件之操作方法,其中该负电压为-10伏特左右。25.如申请专利范围第21项所述之快闪记忆体元件之操作方法,其中该第二正电压为10伏特左右。26.一种快闪记忆体元件之操作方法,用以操作一记忆胞阵列,该记忆胞阵列包括:复数个记忆胞、复数条字元线,复数位元线以及复数条源极线,其中该些记忆胞排成一行/列阵列,每一行之各该些记忆胞之汲极皆耦接所对应之一条位元线,每一列之各该些记忆胞之源极皆耦接对应之一条源极线;每一列之各该些记忆胞之控制闸极皆耦接对应之一条字元线;该操作方法包括:在进行程式化动作时,于选择之一记忆胞所耦接之一字元线上施加一第一正电压,于该记忆胞所耦接之一位元线接地,并于该记忆胞所耦接之一源极线施加一负电流,同时将共用该字元线之复数个非选择之记忆胞所耦接之该些位元线浮置,藉此防止共用该字元线之该些非选择之记忆胞被程式化;在进行读取动作时,将选择之该记忆胞所耦接之该字元线接地,于该记忆胞所耦接之该位元线施加一第二正电压,同时于复数个非选择之记忆胞所耦接之该些字元线施加一第三正电压;以及进行抹除操作时,于选择之该记忆胞所耦接之该字元线上施加一负电压,将该记忆胞所耦接之该位元线接地于该记忆胞所耦接之该源极线施加一第四正电压。27.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中每一该些记忆胞包括:一p型基底;一第一n型井区,设置于该p型基底中;一p型井区,设置于该第一n型井区中;一堆叠闸极结构,设置于该p型基底上,该堆叠闸极结构包括一控制闸极;一源极与一汲极,分别设置于该堆叠闸极结构两侧的该p型基底中;一第二n型井区,设置于该p型井区中,从该汲极延伸至该堆叠闸极结构下方并与该源极相距一间隔;以及一n-型口袋掺杂区,设置于该堆叠闸极结构下方,且该n-型口袋掺杂区之两侧分别连接第二n型井区与该源极。28.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该第一正电压为8伏特到10伏特左右。29.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该负电流为-100微安培左右。30.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该负电压为-10伏特左右。31.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该第二正电压为1.5伏特至3.3伏特左右。32.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该第三正电压为3.3伏特左右。33.如申请专利范围第26项所述之快闪记忆体元件之操作方法,其中该第四正电压为10伏特左右。图式简单说明:第1A图至第1I图所绘示为本发明快闪记忆体之制造流程立体图。第2图所绘示为本发明之快闪记忆体之结构剖面图。第3图所绘示为本发明之p型通道快闪记忆体之电路简图。第4A图所绘示为本发明之p型通道快闪记忆体之程式化操作模式示意图。第4B图所绘示为本发明之p型通道快闪记忆体之抹除操作模式示意图。 |
