| 主权项 |
1.一种快闪记忆体元件之制造方法,该方法包括:于一基底上形成一堆叠闸极结构,并于该基底中形成一源极/汲极区;于该基底上形成一内层介电层;以及于该基底上形成复数层金属层间介电层,其中该内层介电层与该些金属层间介电层之中至少有一介电层上形成一保护层,该保护层之材质系选自碳化矽与一低介电常数之旋涂式介电材料所组之族群之其中之一。2.如申请专利范围第1项所述之快闪记忆体元件之制造方法,其中该保护层之厚度为100埃至1000埃左右。3.如申请专利范围第1项所述之快闪记忆体元件之制造方法,其中该保护层之厚度为300埃至500埃左右。4.如申请专利范围第1项所述之快闪记忆体元件之制造方法,其中该低介电常数之旋涂式介电材料系选自聚亚芳香基醚、氟化聚亚芳香基醚与氢化矽倍半氧化物所组之族群之其中之一。5.如申请专利范围第1项所述之快闪记忆体元件之制造方法,其中于该基底中形成该堆叠闸极结构之步骤包括:于该基底上形成一复合介电层;于该复合层上形成一闸极导体层;以及图案化该闸极导体层与该复合介电层。6.如申请专利范围第5项所述之快闪记忆体元件之制造方法,其中该复合介电层系由一隧穿氧化层、一氮化矽层以及一氧化矽介电层所组成。7.如申请专利范围第5项所述之快闪记忆体元件之制造方法,其中该闸极导体层系由一掺杂复晶矽层以及一金属矽化物层所组成。8.一种快闪记忆体元件之制造方法,该方法包括:于一基底上形成一堆叠闸极结构,并于该基底中形成一源极/汲极区;于该基底上形成一内层介电层;以及于该内层介电层上形成一保护层,该保护层之材质系选自碳化矽与一低介电常数之旋涂式介电材料所组之族群之其中之一。9.如申请专利范围第8项所述之快闪记忆体元件之制造方法,其中该保护层之厚度为100埃至1000埃左右。10.如申请专利范围第8项所述之快闪记忆体元件之制造方法,其中该保护层之厚度为300埃至500埃左右。11.如申请专利范围第8项所述之快闪记忆体元件之制造方法,其中该低介电常数之旋涂式介电材料系选自聚亚芳香基醚、氟化聚亚芳香基醚与氢化矽倍半氧化物所组之族群之其中之一。12.如申请专利范围第8项所述之快闪记忆体元件之制造方法,其中于该基底中形成该堆叠闸极结构之步骤包括:于该基底上形成一氧化矽/氮化矽/氧化矽(ONO)复合层;于该氧化矽/氮化矽/氧化矽(ONO)复合层上形成一闸极导体层;以及图案化该闸极导体层与该氧化矽/氮化矽/氧化矽(ONO)复合层。13.如申请专利范围第12项所述之快闪记忆体元件之制造方法,其中该闸极导体层系由一掺杂多晶矽层以及一金属矽化物层所组成。14.一种快闪记忆体元件之制造方法,该方法包括:于一基底上形成一堆叠闸极结构,并于该基底中形成一源极/汲极区;于该基底上形成一内层介电层;于该内层介电层中形成一接触窗;于该内层介电层上形成一金属内连线;于该基底上形成一金属层间介电层;以及于该金属层间介电层上形成一第一保护层,该第一保护层之材质系选自碳化矽与一低介电常数之旋涂式介电材料所组之族群之其中之一。15.如申请专利范围第14项所述之快闪记忆体元件之制造方法,其中在于该基底上形成该内层介电层之步骤之后,于该内层介电层中形成该接触窗之步骤之前,更包括形成一第二保护层之步骤,且该第二保护层之材质系选自碳化矽与一低介电常数之旋涂式介电材料所组之族群之其中之一。16.如申请专利范围第15项所述之快闪记忆体元件之制造方法,其中该第一保护层与该第二保护层之厚度包括100埃至1000埃左右。17.如申请专利范围第15项所述之快闪记忆体元件之制造方法,其中该第一保护层与该第二保护层之厚度包括300埃至500埃左右。18.如申请专利范围第15项所述之快阀记忆体元件之制造方法,其中该低介电常数之旋涂式介电材料系选自聚亚芳香基醚、氟化聚亚芳香基醚与氢化矽倍半氧化物所组之族群之其中之一。19.如申请专利范围第14项所述之快闪记忆体元件之制造方法,其中于该基底中形成该堆叠闸极结构之步骤包括:于该基底上形成一氧化矽/氮化矽/氧化矽(ONO)复合层;于该氧化矽/氮化矽/氧化矽(ONO)复合层上形成一闸极导体层;以及图案化该闸极导体层与该氧化矽/氮化矽/氧化矽(ONO)复合层。20.如申请专利范围第19项所述之快闪记忆体元件之制造方法,其中该闸极导体层系由一掺杂多晶矽层以及一金属矽化物层所组成。图式简单说明:第1A图至第1F图系显示本发明较佳实施例之快闪记忆体元件之制造流程剖面图。 |
