| 主权项 |
1.一种半导体记忆元件,包括:一半导体基底;一第一内层绝缘层,其形成于该半导体基底上;复数个第一导体层,其彼此分开地置于该第一内层绝缘层上;一第二内层绝缘层,其形成于该些第一导体层上;复数个第二导体层,其彼此分开地置于该第二内层绝缘层上;以及复数个连结构件,其形成于该第一与该第二内层绝缘层中,用以连接该些第一导体层与该些第二导体层,其中,各该连结构件至少包括一插塞与一接着垫,该插塞系由该半导体基底延伸至该第二绝缘层下部,该接着垫系形成于该第二绝缘层的上部,以使得该至少一插塞与该些第二导体层之一连接,并且其中该接着垫具有一上宽度 ,该上宽度可以得与该第二导体层之一连接的该接着垫不会与另一个第二导体层接触,避免其彼此之间发生短路。2.如申请专利范围第1项所述之半导体记忆元件,其中至少有一该插塞的高度大于该接着垫高度的二倍。3.如申请专利范围第2项所述之半导体记忆元件,其中该些连结构件更包括一第二插塞,该第二插塞系用以连接该半导体基底与该些第一导体层之一,并且其高度是至少一插塞之高度的50%。4.如申请专利范围第3项所述之半导体记忆元件,其中至少有一该接着垫的高度不大于该第二插塞的高度。5.如申请专利范围第3项所述之半导体记忆元件,其中该些连结构件更包括复数个NMOS电晶体,以控制该第二插塞与至少一插塞之间的电性连接。6.如申请专利范围第4项所述之半导体记忆元件,其中该些连结构件更包括复数个NMOS电晶体,以控制该第二插塞与至少一插塞之间的电性连接。7.一种半导体记忆元件,包括:一半导体基底;一第一内层绝缘层,其形成于该半导体基底上;复数个局部位元线,其彼此分开地置于该第一内层绝缘层上;一第二内层绝缘层,其形成于该些局部位元线上;一电容器,其形成于该第二内层绝缘层上,并且与该半导体基底电性连接;复数个整体位元线,其彼此分开地置于该第二内层绝缘层上;以及复数个连结构件,其形成于该第一与该第二内层绝缘层中,各该连线结构系用以电性连接该些局部位元线与该些整体位元线,其中,各该连结构件至少包括一接着垫、一第一插塞、一连接部与一第二插塞,该接着垫系与该些整体位元线之一直接连接,该第一插塞系连接该半导体基底与该局部位元线之一,该连接部系延伸自该些局部位元线之一,并且使该局部位元线之一与该第一插塞电性连接,该第二插塞系形成于该第一与该第二内层绝缘层中,其与该接着垫连接,并且藉由该半导体基底与该第一插塞连接,其中该第二插塞在该第二内层绝缘层上部的宽度大于该第一内层绝缘层的宽度,并且该些第二插塞的上部与相邻之该第二插塞间并不连接,该接着垫的下宽度小于该些第二插塞的上宽度,并且该接着垫之上宽度,系可以使得与其相连之该整体位元线不会藉其而与相邻之该整体位元线电性连接。8.如申请专利范围第7项所述之半导体记忆元件,其中该些整体位元线之间隔与该些连接部之间隔相等。9.如申请专利范围第8项所述之半导体记忆元件,其中该第二插塞的高度是该接着垫的2-4倍。10.如申请专利范围第7项所述之半导体记忆元件,其中该些连接部的间隔是该整体位元线之间隔的2倍。11.如申请专利范围第10项所述之半导体记忆元件,其中该第二插塞的高度是该接着垫高度的4倍。12.如申请专利范围第7项所述之半导体记忆元件,其中该第一插塞的高度等于或小于该接着垫的高度。13.如申请专利范围第7项所述之半导体记忆元件,其中该连结构件更包括一电路元件,该电路元件系形成于该半导体基底上,系用以控制该第一与该第二插塞之间的电性连接。14.如申请专利范围第13项所述之半导体记忆元件,其中该电路元件为一NMOS,该第一插塞该第二插塞系分别连接该NMOS之源极区与汲极区。15.如申请专利范围第7项所述之半导体记忆元件,其中该第二插塞的上表面的高度高于该电容器之上表面。16.一种半导体记忆元件的制造方法,包括:在一半导体基底上形成一第一内层绝缘层;在该第一内层绝缘层上形成复数个第一导体层,该些导体层彼此分离;在该些第一导体层上形成一第二内层绝缘层;在该第二内层绝缘层上形成复数个第二导体层,该些导体层彼此分离;以及在该第二内层绝缘层中形成复数个连结构件,以藉由该半导体基底连接该第一导体层与该第二导体层,其中,各该连结构件至少包括一第一插塞、一第二插塞与一接着垫,该第一插塞系由该半导体基底延伸至该第二绝缘层下部,该接着垫系形成于该第二绝缘层的上部,并且使得至少一插塞与该些第二导体层之一连接,该第二插塞系连接该第一导体层之一与该半导体基底,并且其中该接着垫具有一上宽度,该上宽度可以得与该接着垫连接的该第二导体层之一不会与另一个该第二导体层接触,避免其彼此之间发生短路。17.如申请专利范围第16项所述之半导体记忆元件的制造方法,其中至少一插塞的高度大于该接着垫高度的2倍。18.如申请专利范围第16项所述之半导体记忆元件的制造方法,其中该第二插塞的高度是至少一插塞高度的30%-50%。19.如申请专利范围第17项所述之半导体记忆元件的制造方法,其中该接着垫的高度与该第二插塞的高度大致相等。20.一种半导体记忆元件的制造方法,包括:提供一半导体基底;在该半导体基底上形成一连接控制电晶体;在已形成该连接控制电晶体该半导体基底表面上形成一第一内层绝缘层,该第一内层具有一第一插塞与一第二插塞,该第一插塞与该第二插塞系分别与该连接控制电晶体的源极区与汲极区连接;在该第一内层绝缘层上形成一连接部与一局部位元线,其中该连接部连接该第一插塞,该局部位元线连接该连接部;在该连接部与该局部位元线上形成一第二内层绝缘层,该第二层绝缘层中具有一第三插塞,其与该第二插塞连接;在该第二内层绝缘层上形成一第三内层绝缘层,该第三内层绝缘层具有一接着垫形成于其中,并且该接着垫与该第三插塞连接;以及在该第三内层绝缘层上形成一整体位元线,其中,该第三插塞的上部与相邻的该第三插塞的上部不连接,该接着垫的下宽度小于该第三插塞的上宽度,且该接着垫之上宽度系可以使得与该接着垫连接的该整体位元线不会与其相邻的该整体位元线藉由该接着垫而发生短路。21.如申请专利范围第20项所述之半导体记忆元件的制造方法,其中该整体位元线的间隔与该连接部的间隔相等。22.如申请专利范围第21项所述之半导体记忆元件的制造方法,其中该第三插塞的高度是该接着垫高度的24倍。23.如申请专利范围第20项所述之半导体记忆元件的制造方法,其中该连接部的间隔大约是该整体位元线之间隔的2倍。24.如申请专利范围第23项所述之半导体记忆元件的制造方法,其中该第三插塞的高度比该接着垫高度的4倍大。25.如申请专利范围第20项所述之半导体记忆元件的制造方法,其中该第二插塞的高度不大于该接着垫的高度。26.如申请专利范围第20项所述之半导体记忆元件的制造方法,其中该接着垫系以镶嵌的方法形成。27.如申请专利范围第20项所述之半导体记忆元件的制造方法,其中形成该连接控制电晶体的方法包括在该半导体基底的一记忆胞阵列区上形成一记忆胞电晶体。28.如申请专利范围第27项所述之半导体记忆元件的制造方法,更包括在形成该局部位元线与该第三插塞的步骤之间进行一形成一电容器的步骤,该电容器与该局部位元线隔离并且与该记忆胞电晶体的源极区与汲极区连接。29.如申请专利范围第28项所述之半导体记忆元件的制造方法,其中该第三插塞的上表面的高度高于该电容器之上表面的高度。30.一种半导体记忆元件,包括:一半导体基底;一第一内层绝缘层,其形成于该半导体基底上,该第一内层绝缘层具有一插塞与该半导体基底电性连接;一第二内层绝缘层,其形成于该第一内层绝缘层上;以及复数个图案化的导体层,其彼此分开地置于该第二内层绝缘层上,且其中该第二内层绝缘层具有一接着垫形成于其中,该接着垫系置于该插塞与该些图案化导体层之一之间,以电性连接该插塞与该图案化导体层,并且该接着垫具有一上宽度,该上宽度可以得与些图案化导体层之一连接的该接着垫不会与另一个些图案化导体层接触,避免该些图案化导体层其彼此之间发生短路。图式简单说明:第1图系绘示本发明第一实施例之一种位元线为阶层状结构的半导体记忆元件之电路示意图。第2图为第1图所示之半导体记忆元件之布局示意图。第3A图为第2图所示之半导体记忆元件沿着I-I切线的剖面示意图。第3B图为第2图所示之半导体记忆元件沿着II-II切线的剖面示意图。第4A图至第4C图为第3A图所示之半导体记忆元件之制造方法的剖面示意图。第5图系绘示本发明第二实施例之一种位元线为阶层状结构的半导体记忆元件之电路示意图。第6图为第5图所示之半导体记忆元件之布局示意图。第7A图为第6图所示之半导体记忆元件沿着III-III切线的剖面示意图。第7B图为第6图所示之半导体记忆元件沿着IV-IV切线的剖面示意图。第7C图为第6图所示之半导体记忆元件沿着V-V切线的剖面示意图。第8A图至第8C图为第7B图所示之半导体记忆元件之制造方法的剖面示意图。 |
