| 主权项 |
1.一种同步动态随机存取记忆体结构,至少包含:一基材;复数个第一电晶体,配置于该基材上,其中每一该些第一电晶体具有一第一闸极以及一第一源极/汲极;复数个沟渠式电容结构,配置于该基材中,该些沟渠式电容结构系分别与该些第一源极/汲极电性连接;一磊晶层,配置于该基材上;复数个第二电晶体,配置于该磊晶层上,其中每一该些第二电晶体具有一第二闸极以及一第二源极/汲极;复数个堆叠式电容结构,配置于该些沟渠式电容结构上方之该磊晶层上,该些堆叠式电容结构系分别与该些第二源极/汲极电性连接;以及复数个位元线,配置于该些第一电晶体与该些第二电晶体上方,该些位元线与该些第一源极/汲极以及该些第二源极/汲极电性连接。2.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中该基材为一矽基材。3.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中该磊晶层为一矽磊晶层。4.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中每一该些第一电晶体更包括一第一闸极绝缘层配置于该基材与该第一闸极之间。5.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中每一该些第一电晶体包括更包括一第二闸极绝缘层配置于该基材与该第二闸极之间。6.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中每一该些沟渠式电容结构包括:一电极,与该第一源极/汲极电性连接;一N型掺杂区域,分布于该电极外围之该基材中;以及一第一电容介电层,配置于该电极与该N型掺杂区域之间。7.如申请专利范围第6项所述之同步动态随机存取记忆体结构,其中该电极包括一N型多晶矽层。8.如申请专利范围第6项所述之同步动态随机存取记忆体结构,其中该第一电容介电层包括一氮化矽层。9.如申请专利范围第1项所述之同步动态随机存取记忆体结构,其中每一该些堆叠式电容结构包括:一下电极,与该第二源极/汲极电性连接;一上电极,配置于该下电极上方;以及一第二电容介电层,配置于该上电极与该下电极之间。10.如申请专利范围第9项所述之同步动态随机存取记忆体结构,其中该下电极包括一多晶矽层。11.如申请专利范围第9项所述之同步动态随机存取记忆体结构,其中该上电极包括一多晶矽层。12.如申请专利范围第9项所述之同步动态随机存取记忆体结构,其中该第二电容介电层包括一氮化矽层。13.一种动态随机存取记忆胞之布局结构,至少包含:一第一差动放大器;复数个第一记忆胞,位于该第一差动放大器的第一侧;一第一位元线,串连该复数个第一记忆胞与该第一差动放大器;复数个第二记忆胞,位于该第一差动放大器的第二侧;一第二位元线,串连该复数个第二记忆胞与该第一差动放大器;一第二差动放大器;复数个第三记忆胞,位于该第二差动放大器的第一侧,系对应于该复数个第一记忆胞;以及一字元线,连接至少一个该第一记忆胞与至少一个该第三记忆胞。图式简单说明:第1图绘示为习知具有堆叠式电容之同步动态随机存取记忆体结构示意图;第2图绘示为习知具有沟渠式电容之同步动态随机存取记忆体结构示意图;第3图绘示为习知同步动态随机存取记忆体中记忆胞区域之电路设计示意图;第4图绘示为习知差动放大器之电路图;第5图绘示为依照本发明一较佳实施例同步动态随机存取记忆体之结构示意图;第6图绘示为依照本发明一较佳实施例同步动态随机存取记忆体中记忆胞区域之电路设计示意图;第7图绘示为依照本发明一较佳实施例差动放大器之电路图;以及第8A图至第8J图绘示为依照本发明另一较佳实施例同步动态随机存取记忆体之制作流程示意图。 |
