| 主权项 |
1.一种SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)之制法,该电晶体包括在绝缘基板上排列的半导体顶层中形成的第一种导电型式的完全空乏型通道区域、以通道区域夹于其间形成的第二种导电型式的源极/汲极区域及在通道区域上以插入闸绝缘薄膜形成的闸电极,本方法包含:形成通道区域,其形成系藉由设定与源极/汲极区域相邻的通道区域的通道边缘区域之杂质浓度比通道区域的通道中央区域之杂质浓度高,并设定通道中央区域的临界电压Vth0及通道边缘区域的临界电压Vthedge,使得关于半导体顶层厚度变化的临界电压Vth0的变化与关于半导体顶层厚度变化的临界电压Vthedge的变化具有相反的符号。2.根据申请专利范围第1项之制法,其中关于半导体顶层厚度Tsi变化的通道中央区域及通道边缘区域的临界电压的变化符合符号(Vth0/Tsi)<0及符号(Vthedge/Tsi)>0,并且通道区域的临界电压Vth的变化整体符合符号(Vth/Tsi)≒0。3.根据申请专利范围第1项之制法,其中关于半导体顶层厚度Tsi变化的通道中央区域及通道边缘区域的临界电压的变化符合符号(Vth0/Tsi)>0及符号(Vthedge/Tsi)<0,并且通道区域的临界电压Vth的变化整体符合符号(Vth/Tsi)≒0。4.根据申请专利范围第2项之制法,其中通道区域的形成作用包含以植布第一个导电型式离子形成通道中央区域,其在半导体顶层厚度Tsi的一半或更小的深度处具有高峰浓度,并包含形成通道边缘区域,其在半导体顶层的深度方向具有固定的杂质浓度及其具有的横向长度系通道区域长度的1/3或更小。5.根据申请专利范围第3项之制法,其中通道区域的形成作用包含以植布第一个导电型式离子形成通道中央区域,其在半导体顶层的深度方向具有固定的杂质浓度,并包含以植布第一个导电型式离子形成通道边缘区域,其在半导体顶层厚度Tsi的一半或更小的深度处具有高峰浓度及其具有的横向长度系通道区域长度的1/3或更小。6.根据申请专利范围第1项之制法,其中通道区域的形成作用包含以植布第一个导电型式离子来形成该区域,使得在通道中央区域中的杂质浓度Nb及在通道边缘区域的杂质浓度Na符合Na/Nb=3至6。图式简单说明:图1系例证根据本发明的具体实施例的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)主要部件的图示截面图;图2(a)及2(b)系例证在根据本发明的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)之通道区域中的杂质浓度分布的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)主要部件的图示截面图;图3系展示在矽晶顶层厚度Tsi与临界电压Vth之间的关系的图解说明;图4(a)及(4c)系例证制造根据本发明的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)之制造步骤的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)主要部件的图示截面图;图5系展示在杂质离子的投射范围/矽晶顶层厚度与临界电压之间的关系的图解说明;图6系展示在矽晶顶层厚度Tsi与在不同的离子植布能量下的临界电压之间的关系的图解说明;图7系展示在杂质离子的投射范围/矽晶顶层厚度与临界电压的变化/矽晶顶层厚度变化之间的关系的图解说明;图8(a)及8(b)系展示在矽晶顶层厚度与临界电压Vth之间的关系的图解说明;图9(a)及9(b)系先前技艺的SOI(矽在绝缘体上)MOSFET(金属氧化物半导体场效电晶体)及其同等的电路图之图示截面图;图10(a)及10(b)系先前技艺的MOSFET(金属氧化物半导体场效电晶体)及其同等的电路图之图示截面图;图11系展示在矽晶顶层厚度Tsi与临界电压Vth之间的关系的图解说明;图12系展示在矽晶顶层厚度Tsi与在以先前技艺的固定剂量法形成的MOSFET(金属氧化物半导体场效电晶体)中的临界电压Vth之间的关系的图解说明;图13系另一种先前技艺的MOSFET(金属氧化物半导体场效电晶体)之图示截面图。 |
