多输入数据与多输出数据的维特比译码装置

摘要

本实用新型涉及一种多输入数据与多输出数据的维特比译码装置，包括：一分支赋距计算电路；一累加－比较－选择单元，电连接于该分支赋距计算电路；一赋距缓存器，电连接于该累加－比较－选择单元，分别接收并储存这些最小分支赋距累加值，并将这些最小分支赋距累加值回传至该累加－比较－选择单元，以进行下一次的累加运算；一幸存存储单元，连接该累加－比较－选择单元；以及一决定单元，连接于该幸存存储单元与该赋距缓存器。本实用新型可在不大幅增加芯片面积的情况下，仅用一个维特比译码装置但能一次输出两个甚至更多的读取信号值，达成快速译码的目的，故本实用新型可被广泛地应用于磁盘系统或是光盘系统的控制芯片组中。

主权项

1.一种多输入数据与多输出数据的维特比译码装置，其特征在于，该装置包括：一分支赋距计算电路，将所连续接收到的多个输入数据，分别与其相对应的多组目标位准值进行分支赋距计算，输出多个分支赋距值；一累加-比较-选择单元，电连接于该分支赋距计算电路，接收这些分支赋距值后分别进行累加运算而得到多个分支赋距累加值，并分组进行分支赋距累加值大小比较后，输出多个控制信号与多个最小分支赋距累加值；一赋距缓存器，电连接于该累加-比较-选择单元，分别接收并储存这些最小分支赋距累加值，并将这些最小分支赋距累加值回传至该累加-比较-选择单元，进行下一次的累加运算；一幸存存储单元，连接该累加-比较-选择单元，对应这些控制信号而记录并输出有代表输出数据状态变化的多个可能路径；以及一决定单元，连接于该幸存存储单元与该赋距缓存器，根据这些最小分支赋距累加值，决定幸存存储单元的这些可能路径的组合来作为输出。