发明名称 基于FPGA的支持QoS用网络处理器系统及数据包处理方法
摘要 基于FPGA的支持QoS用网络处理器系统及数据包处理方法属于IP技术领域,其特征在于:它是用FPGA实现的,含有:与多个以太网控制器互连的链路层处理电路;输入端与上述链路层处理电路相连的包头处理电路;同时与上述两者互连的查找电路;依次与包头处理电路相连的输入队列电路、调度电路、交换网络接口;依次与交换网络接口输出端相连的输出队列电路、包发送电路;分别与包头处理电路、查找电路和包发送电路相连的外接通用CPU的接口;位于查找电路和外接的TCAM之间接口;分别位于输入队列电路和输出队列电路的与它们各自的外接存储器之间的多队列FIFO存储器接口及交换网络接口。它能快速处理IP包,同时能支持IPQoS。
申请公布号 CN1431806A 申请公布日期 2003.07.23
申请号 CN03102678.8 申请日期 2003.02.14
申请人 清华大学 发明人 刘斌;李旭东;戴智伟
分类号 H04L12/56;H04L12/24;H04L12/02 主分类号 H04L12/56
代理机构 代理人
主权项 1.基于FPGA的支持IP服务质量(QoS)用网络处理器系统,其特征在于,它含有都做在一个现场可编程门阵列(FPGA)上的下述电路:与多个以太网控制器互连的链路层处理电路;从上述链路层处理电路接收分类处理后的IP包的包头处理电路;查找电路,它是协议检测与路由控制电路,接收包头处理电路的包头信息,据此进行路由查找和IP包分类查找,并返回查找结果;接收链路层处理电路发送的ARP查找和ARP刷新请求,并返回ARP查找结果;输入队列电路,它是一种存储器缓冲与控制电路,接收包头处理电路发送的IP包并通过多队列先进先出(FIFO)存储器接口一缓存到外接的多队列先进先出(FIFO)存储器一;在接收到调度电路的请求后把IP包从缓存中读出;调度电路,它是一种选择器电路,根据外接的交换机构芯片通过交换网络接口发送来的状态选择特定的IP包,并向输入队列电路请求获得此IP包,在接收到输入队列电路的IP包后,将此IP包通过交换网络接口发送出去;交换网络接口,它是一种双向高速并行接口电路,向外接的交换机构芯片送IP包,同时从外接的交换机构芯片接收IP包,并把此IP包发送到输出队列电路;输出队列电路,它是一种存储器缓冲与控制电路。把从交换网络接口发来的IP包通过多队列先进先出(FIFO)存储器二缓存到外接的多队列先进先出(FIFO)存储器二;在接收到包发送电路的请求后把此IP包从缓存中读出,发送给包发送电路;包发送电路,它是网络处理器发送方向上的选择与控制电路,收到输出队列电路发送的IP包后把它发送给链路层处理电路;外接通用CPU的CPU接口,它和外部通用CPU通讯,把IP包发送到包发送电路,从包头处理电路接收IP包,并发送路由表和分类规则库刷新命令到查找电路;三态内容可寻址存储器(TCAM)接口,它是网络处理器连接外部TCAM并实现对TCAM控制的电路,经TCAM接口与查找电路互连,使查找电路通过它访问外接的TCAM芯片和SSRAM芯片,同时实现路由查找、IP分类和ARP(地址解析协议)查找功能;其中,外接的SSRAM受TCAM控制且SSRAM的数据线与网络处理器相连。
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