| 主权项 |
1.一种Viterbi解码器的解码方法,该Viterbi解码器具有一Branch Metric单元、一加-比较-选择单元与一路径记忆体单元,该方法的步骤包括:对配合该Viterbi解码器之一格状图进行纵向整理,以得到一纵向整理格状图;根据一游程长度限制码运算该纵向整理格状图,以得到一游程长度限制格状图;根据该游程长度限制格状图令该Branch Metric单元计算一目前输入branch metric値;由该加-比较-选择单元计算该目前输入branch metric値、一下次输入branch metric値与一目前状态,以得到一下次状态値;以及以该路径记忆体单元记录该加-比较-选择单元所计算的结果,以得到一存活路径,将记录完成之该存活路径进行解码。2.如申请专利范围第1项所述之Viterbi解码器的解码方法,其中在进行纵向整理之前先建立配合该Viterbi解码器之该格状图。3.如申请专利范围第2项所述之Viterbi解码器的解码方法,其中将配合该Viterbi解码器之该格状图做纵向整理系采多次纵向整理方式。4.如申请专利范围第3项所述之Viterbi解码器的解码方法,其中由该加-比较-选择单元仅根据该下次状态値设定一目前输出判断位元与一下次输出判断位元。5.如申请专利范围第4项所述之Viterbi解码器的解码方法,其中根据该游程长度限制格状图所计算出该branch metric値输入至该加-比较-选择单元,以成为该目前输入branch metric値及该下次输入branch metric値二者其中之一。6.如申请专利范围第5项所述之Viterbi解码器的解码方法,其中该路径记忆体单元记录该存活路径的方法系使用一混合交换法与一回溯法二者其中之一。7.如申请专利范围第6项所述之Viterbi解码器的解码方法,其中该混合交换法是对于配合该Viterbi解码器之该格状图的每一个状态配备一套记忆体,以用来记录到达此状态値之该存活路径。8.如申请专利范围第6项所述之Viterbi解码器的解码方法,其中该回溯法更包括下列之步骤:根据该目前输出判断位元与该下次输出判断位元记录上次之一状态値与目前之该状态値之一判断位元;判断目前之该状态値与该判断位元之关系;将该判断位元写入适当之该状态値;当不是记录该判断位元之该状态时,则写入与该状态的第一个位元相同之一延伸位元至该状态;送出该判断位元至一追溯写入暂存器阵列,并追溯得到一合并値;储存在一解码暂存器阵列之该判断位元到预定数量时,该解码暂存器阵列变为一等待暂存器阵列;以及根据该合并値解码原先之该等待暂存器阵列所储存之该判断位元。9.一种Viterbi解码器的解码方法,该Viterbi解码器具有一Branch Metric单元、一加-比较-选择单元与一路径记忆体单元,该路径记忆体单元包括一解码暂存器阵列、一追溯写入暂存器阵列及一等待暂存器阵列,该方法的步骤包括:建立配合该Viterbi解码器之一格状图;将配合该 Viterbi之该格状图进行纵向整理,以得到一纵向整理格状图;根据一游程长度限制码运算该纵向整理格状图,以得到一游程长度限制格状图;根据该游程长度限制格状图令该Branch Metric单元计算一branch metric値;由该加-比较-选择单元计算一目前输入branch metric値、一下次输入branch metric値与一目前状态値,以得到一下次状态値;由该加-比较-选择单元仅根据该下次状态値设定一目前输出判断位元与一下次输出判断位元;根据该目前输出判断位元与该下次输出判断位元记录上次之一状态値与目前之该状态値上之一判断位元;判断目前之该状态与该判断位元之关系;将该判断位元写入适当之该状态値;由该加-比较-选择单元送出该判断位元至该追溯写入暂存器阵列,并追溯得到一合并値;储存在该解码暂存器阵列之该判断位元到预定数量时,该解码暂存器阵列变为该等待暂存器阵列;以及根据该合并値解码原先之该等待暂存器阵列所储存之该判断位元。10.如申请专利范围第9项所述之Viterbi解码器的解码方法,其中将配合该Viterbi解码器之该格状图做纵向整理,系采用多次纵向整理。11.如申请专利范围第10项所述之Viterbi解码器的解码方法,其中根据该游程长度限制格状图所计算出该branch metric値输入至该加-比较-选择单元,以成为该目前输入branch metric値及该下次输入branch metric値二者其中之一。12.一种Viterbi解码器的解码电路,该解码电路具有一Branch Metric单元、一加-比较-选择单元与一路径记忆体单元,该Branch Metric单元用以计算一branch metric値,并输出该branch metric値至该加-比较-选择单元,该加-比较-选择单元根据该branch metric値以运算一状态値的最佳路径,并输出一判断位元,该路径记忆体单元包括:一资料流向控制器,用以接收该加-比较-选择单元所输出之该判断位元,并决定该判断位元的输出流向;一追溯写入暂存器阵列,接收该资料流向控制器所输出之该判断位元,并追溯得到一合并値;一等待暂存器阵列,对该追溯写入暂存器阵列所追溯得到之该合并値以进行解码;以及一解码暂存器阵列,根据已追溯得到之该合并値将储存在该解码暂存器阵列之该判断位元进行解禡。13.如申请专利范围第12项所述之Viterbi解码器的解码电路,其中该解码暂存器阵列所储存之该判断位元达到预定数量时,该解码暂存器阵列变为该等待暂存器阵列。14.如申请专利范围第13项所述之Viterbi解码器的解码电路,其中当该追溯写入暂存器阵列追溯得到该合并値并提供给该等待暂存器阵列,该等待暂存器阵列变为该解码暂存器阵列,并根据该合并値进行解码。15.如申请专利范围第14项所述之Viterbi解码器的解码电路,其中该追溯写入暂存器阵列与该等待暂存器阵列之间更包括:一第一状态撷取电路,与该追溯写入暂存器阵列进行双向资料传输,并可送出资料;一第一延迟暂存器,接收该第一状态撷取电路所送出的资料,并延迟一段时间后输出资料;以及一第二状态撷取电路,接收该第一延迟暂存器所送出的资料,并与该等待暂存器阵列进行双向资料传输。16.如申请专利范围第14项所述之Viterbi解码器的解码电路,其中该追溯写入暂存器阵列与该解码暂存器阵列之间更包括:一第三状态撷取电路,与该追溯写入暂存器阵列进行双向资料传输,并可送出资料;一第二延迟暂存器,接收该第三状态撷取电路所送出的资料,并延迟一段时间后输出资料;以及一第四状态撷取电路,接收该第二延迟暂存器所送出的资料,并与该解码暂存器阵列进行双向资料传输。17.如申请专利范围第16项所述之Viterbi解码器的解码电路,其中该第一状态撷取电路与该暂存器阵列中之一记忆体区块及一状态暂存器做资料存取,该第一状态撷取电路更包括:一第一判断电路,具有复数个判断信号输入端可接收该状态暂存器所输出的资料,并具有一选择信号输出端可输出一选择信号;一第一多工器,具有复数个输入端可接收该记忆体区块的资料,具有一选择端可接收该状态暂存器的资料,并具有一输出端可输出资料;以及一第二多工器,具有该些输入端可接收该状态暂存器与该第一多工器之该输出端所输出的资料,具有该选择端可接收该第一判断电路之该选择信号输出端所输出之该选择信号,并具有该输出端可输出资料至该状态暂存器。18.如申请专利范围第16项所述之Viterbi解码器的解码电路,其中该第二状态撷取电路与该暂存器阵列中之该记忆体区块及该状态暂存器进行资料存取,该第二状态撷取电路更包括:一第二判断电路,具有该些判断信号输入端可接收该状态暂存器所输出的资料,并具有该选择信号输出端可输出该选择信号;一第三多工器,具有该些输入端可接收该记忆体区块的资料,具有该选择端可接收该状态暂存器的资料,并具有该输出端可输出资料;以及一第四多工器,具有该些输入端可接收该状态暂存器与该第三多工器之该输出端所输出的资料,具有该选择端可接收该第二判断电路之该选择信号输出端所输出之该选择信号,并具有该输出端输出资料至该状态暂存器。19.如申请专利范围第16项所述之Viterbi解码器的解码电路,其中该第三状态撷取电路与该暂存器阵列中之该记忆体区块及该状态暂存器进行资料存取,该第三状态撷取电路更包括:一第三判断电路,具有该些判断信号输入端可接收该状态暂存器所输出的资料,并具有该选择信号输出端可输出该选择信号;一第五多工器,具有该些输入端可接收该记忆体区块的资料,具有选择端可接收该状态暂存器的资料,并具有该输出端可输出资料;以及一第六多工器,具有该些输入端可接收该状态暂存器与该第五多工器之该输出端所输出的资料,具有该选择端可接收该第三判断电路之该选择信号输出端所输出之该选择信号,并具有该输出端输出资料至该状态暂存器。20.如申请专利范围第16项所述之Viterbi解码器的解码电路,其中该第四状态撷取电路与该暂存器阵列中之该记忆体区块及该状态暂存器进行资料存取,该第四状态撷取电路更包括:一第四判断电路,具有该些判断信号输入端可接收该状态暂存器所输出的资料,并具有该选择信号输出端可输出该选择信号;一第七多工器,具有该些输入端可接收该记忆体区块的资料,具有该选择端可接收该状态暂存器的资料,并具有该输出端可输出资料;以及一第八多工器,具有该些输入端可接收该状态暂存器与该第七多工器之该输出端所输出的资料,具有该选择端可接收该第四判断电路之该选择信号输出端所输出之该选择信号,并具有该输出端可输出资料至该状态暂存器。图式简单说明:第1A图绘示频道模型示意图;第1B图绘示格状图;第2图绘示Viterbi解码器方块图;第3图绘示Viterbi解码器的解码演绎;第4图绘示在格状图中使用Viterbi解码器的演绎解码之收敛示意图;第5图绘示格状图与混合交换方法之方块图;第6图绘示格状图及回溯方法方块图;第7图绘示回溯方法的四个基本动作之时间空间关系图;第8图绘示本发明Viterbi解码器之方法的流程图;第9A图绘示原始格状图;第9B图绘示将原始格状图做横向整理;第9C图绘示将原始格状图做纵向整理;第10图绘示二进位输入之频道记忆体为3的格状图;第11图绘示有RLL(2,10)码的限制下之格状图;第12图绘示将第9图做纵向整理的结果;第13图绘示将第9图做两次纵向整理的结果;第14图绘示以第一种回溯方法解格状图之关系对应图与状态撷取电路图;第15图绘示以第二种回溯方法解格状图之关系对应图与状态撷取电路图;第16图绘示以第三种回溯方法解格状图之关系对应图与状态撷取电路图;第17A图绘示回溯方法使用暂存器阵列的电路方块图;第17B图绘示回溯方法的资料流向;第17C图绘示回溯方法的另一种资料流向;以及第17D图绘示在资料串加入虚资料延迟之示意图。 |
