| 主权项 |
1.一种半导体积体电路,其具有:接收第1时脉讯号及第2时脉讯号,并且不仅于第1时脉讯号之相位比起第2时脉讯号之相位慢了所定之値以上的情况下会因应其相位差以将第1之相位差讯号加以活性化之外,亦于第1时脉讯号之相位比起第2时脉讯号之相位快了所定之値的情况下,因应其相位差以将第2之相位差讯号加以活性化之第1电路,以及接收第1时脉讯号及第2时脉讯号,并且不仅于第1时脉讯号之边缘比起第2时脉讯号之边缘慢了所定之値以上的情况下将第1脉冲讯号加以活性化之外,亦于第1时脉讯号之边缘比起第2时脉讯号之边缘快了所定之値以上的情况下将第2脉冲讯号加以活性化之第2电路,以及将由上述第1电路所输出的第1相位差讯号及由上述第2电路所输出的第1脉冲讯号加以合成之第3电路,以及将由上述第1电路所输出的第2相位差讯号及由上述第2电路所输出的第2脉冲讯号加以合成之第4电路。2.如申请专利范围第1项之半导体积体电路,其中,上述第2电路不仅于第1时脉讯号之边缘比起第2时脉讯号之边缘还要慢的情况下,不论第1时脉讯号及第2时脉讯号之相位差为何,均将第1时脉讯号于一定期间中加以活性化之外,还于第1时脉讯号之边缘比起第2时脉讯号之边缘还要快的情况下,不论第1时脉讯号及第2时脉讯号之相位差为何,均将第2时脉讯号于一定期间中加以活性化。3.如申请专利范围第1项之半导体积体电路,其中,上述第3电路包含,求取由上述第1电路所输出的第1相位差讯号及由上述第2电路所输出的第1脉冲讯号之逻辑和之OR电路,而上述第4电路包含,求取由上述第1电路所输出的第2相位差讯号及由上述第2电路所输出的第2脉冲讯号之逻辑和之OR电路。图式简单说明:第1图为显示采用以往的相位比较电路之PLL电路之构成之砖块图。第2图为显示第1图所示之相位比较电路之构成之电路图。第3图为显示于相位比较电路中存在空白区域之情况下中之2个时脉讯号之相位差与充电汞电路之输出电流之关系之图示。第4图为显示第1图所示之充电汞电路之构成之电路图。第5图为显示于定电流源为非正常动作之情况下中之2个时脉讯号之相位差与充电汞电路之输出电流之关系之图示。第6图为显示采用包含于本发明之第1实施型态之半导体积体电路之相位比较电路之PLL电路之砖块图。第7图为显示第6图所示之调停电路中之输出入讯号之波形之时机图。第8图A及第8图B为显示第7图所示之调停电路中之输出入讯号之波形之时机图。第9图为显示采用第7图所示之调停电路之情况下之2个时脉讯号之相位差与充电汞电路之输出电流之关系之图示。第10图A~第10图D为显示第6图所示之相位比较电路中之各个讯号之波形之时机图。第11图为显示第6图所示之PLL电路中之2个时脉讯号之相位差与充电汞电路之输出电流之关系之图示。第12图为显示采用包含于本发明之第2实施型态之半导体积体电路之相位比较电路之DLL电路之砖块图。 |
