| 主权项 |
1.一种在一积体电路元件中形成浅沟槽隔离区之方法,系包括有;沈积一蚀刻阻绝层于一半导体基板的表面上;蚀刻复数个隔离沟槽穿过该蚀刻阻绝层进入该半导体基板,以隔开该半导体基板的主动区;沈积一氧化层覆盖于该蚀刻阻绝层上且于该隔离沟槽内,其中该氧化层填充该隔离沟槽且覆盖在该主动区的该蚀刻阻绝层上;沈积一多晶矽层覆盖于在该隔离沟槽内的该氧化层上、及沈积该氧化层覆盖于该蚀刻阻绝层上;研磨掉该多晶矽层,直到暴露出覆盖在该蚀刻阻绝层上的该氧化层,且只留下覆盖该隔离沟槽的该氧化层上的多晶矽层;之后,氧化该多晶矽层,藉以该氧化多晶矽层具有一个高度接近覆盖于该蚀刻阻绝层的氧化层高度;及研磨掉该氧化多晶矽层、覆盖该蚀刻阻绝层上的氧化层、及在该隔离沟槽中的该氧化层,直到达到该蚀刻阻绝层,因此,平坦化该隔离沟槽,以完成在该积体电路元件制造中的平坦化该浅沟槽隔离。2.如申请专利范围第1项所述之方法,尚包括有成长一垫氧化层于该半导体基板上,系位于该蚀刻阻绝层下。3.如申请专利范围第1项所述之方法,其中该蚀刻阻绝层包括有氮化矽,且藉由化学机械研磨而沈积,以达到一个厚度在1000到3000埃之间。4.如申请专利范围第1项所述之方法,其中该氧化层系选自于包含有下列组群之一:HDP-CVD氧化物、TEOS氧化物、TEOS-O3.SACVD TEOS-O3及BPSG。5.如申请专利范围第1项所述之方法,其中该多晶矽层系藉由低压化学气相沈积而被沈积,以达到一个厚度在2000到4000埃之间。6.如申请专利范围第1项所述之方法,其中研磨掉该多晶矽层的该步骤,系包括有化学机械研磨(CMP)。7.如申请专利范围第1项所述之方法,其中氧化该多晶矽层的该步骤,系为一湿式或乾式氧化法。8.如申请专利范围第1项所述之方法,其中该研磨步骤系包括有化学机械研磨(CMP)。9.如申请专利范围第1项所述之方法,其中该研磨步骤系包括有湿式或乾式蚀刻。10.如申请专利范围第1项所述之方法,尚包括有制造半导体元件结构于在隔离沟槽间的该半导体基板其中及其上。11.一种在一积体电路元件中形成浅沟槽隔离区之方法,系包括有;氧化一半导体基板的表面,以形成一垫氧化层;沈积一氮化矽层覆盖于该垫氧化层上;蚀刻复数个隔离沟槽穿过该氮化矽层及该垫氧化层进入到该半导体基板,以隔开该半导体基板的主动区;沈积一氧化层覆盖于该氮化矽层上及该隔离沟槽内,其中该氧化层填充该隔离沟槽,且覆盖在该主动区上的该氮化矽层;沈积一多晶矽层覆盖于在该隔离沟槽内的该氧化层上、及沈积该氧化层覆盖于该氮化矽层;研磨掉该多晶矽层,直到暴露出覆盖在该氮化矽层上的该氧化层,且只留下覆盖该隔离沟槽的该氧化层上的多晶矽层;之后,氧化该多晶矽层,藉以该氧化多晶矽层具有一个高度接近覆盖于该氮化矽层的氧化层高度;及研磨掉该氧化多晶矽层、覆盖该氮化矽层上的氧化层、及在该隔离沟槽中的该氧化层,直到达到该氮化矽层,因此,平坦化该隔离沟槽,以完成在该积体电路元件制造中的平坦化该浅沟槽隔离。12.如申请专利范围第11项所述之方法,其中该氮化矽层系具有一个在1000到3000埃之间的厚度。13.如申请专利范围第11项所述之方法,其中该氧化层系选自于包含有下列组群之一:HDP-CVD氧化物、TEOS氧化物、TEOS-O3.SACVD TEOS-O3及BPSG。14.如申请专利范围第11项所述之方法,其中该多晶矽层系藉由低压化学气相沈积而被沈积,以达到一个厚度在2000到4000埃之间。15.如申请专利范围第11项所述之方法,其中研磨掉该多晶矽层的该步骤,系包括有化学机械研磨(CMP)。16.如申请专利范围第11项所述之方法,其中氧化该多晶矽层的该步骤,系为一湿式或乾式氧化法。17.如申请专利范围第11项所述之方法,其中该研磨步骤系包括有化学机械研磨(CMP)。18.如申请专利范围第11项所述之方法,其中该研磨步骤系包括有湿式或乾式蚀刻。19.如申请专利范围第11项所述之方法,尚包括有制造半导体元件结构于在隔离沟槽间的该半导体基板其中及其上。20.一种在一积体电路元件中形成浅沟槽隔离区之方法,系包括有;氧化一半导体基板的表面,以形成一垫氧化层;沈积一氮化矽层覆盖于该垫氧化层上;蚀刻复数个隔离沟槽穿过该氮化矽层及该垫氧化层进入到该半导体基板,以隔开该半导体基板的主动区,其中形成至少一个小于5微米的窄沟槽,且形成至少一个大于5微米的宽沟槽;沈积一氧化层覆盖于该氮化矽层上且于该隔离沟槽内,其中该氧化层填充该隔离沟槽,且覆盖该主动区上的该氮化矽层;沈积一多晶矽层覆盖于在该隔离沟槽内的该氧化层上、及沈积该氧化层覆盖于该氮化矽层上;研磨掉该多晶矽层,直到暴露出覆盖在该氮化矽层上的该氧化层,且只留下覆盖该隔离沟槽的该氧化层上的多晶矽层;之后,氧化该多晶矽层,藉以该氧化多晶矽层具有一个高度接近覆盖于该氮化矽层的氧化层高度;及研磨掉该氧化多晶矽层、覆盖该氮化矽层上的氧化层、及在该隔离沟槽中的该氧化层,直到达到该氮化矽层,因此,平坦化该隔离沟槽,而不具有凹陷部覆盖在该至少一个宽沟槽,以完成在该积体电路元件制造中的平坦化该浅沟槽隔离。21.如申请专利范围第20项所述之方法,其中该氧化层系选自于包含有下列组群之一:HDP-CVD氧化物TEOS氧化物、TEOS-O3.SACVD TEOS-O3及BPSG。22.如申请专利范围第20项所述之方法,其中该多晶矽层系藉由低压化学气相沈积而被沈积,以达到一个厚度在2000到4000埃之间。23.如申请专利范围第20项所述之方法,其中研磨掉该多晶矽层的该步骤,系包括有化学机械研磨(CMP)。24.如申请专利范围第20项所述之方法,其中氧化该多晶矽层的该步骤,系为一湿式或乾式氧化法。25.如申请专利范围第20项所述之方法,尚包括有制造半导体元件结构于在隔离沟槽间的该半导体基板其中及其上。图式简单说明:第1图系说明本发明一较佳实施例局部完成积体电路元件之横剖面图。第2图系说明本发明一较佳实施例平坦浅沟槽隔离沟槽之横剖面图。第3图系说明本发明一较佳实施例沈积覆盖一渗填层于沟槽内之横剖面图。第4图系说明本发明一较佳实施例沈积覆盖一层多晶矽于渗填氧化层之横剖面图。第5图系说明本发明一较佳实施例移除多晶矽层之横剖面图。第6图系说明本发明一较佳实施例进行多晶矽层热氧化法之横剖面图。第7图系说明本发明一较佳实施例进行研磨阻绝之横剖面图。 |
