| 主权项 |
1.一种积体电路电容的制造方法,包括下列步骤:提供一基底;于该基底上依序形成一经掺杂之多晶矽层与一金属矽化物层;在该金属矽化物层上,形成一导体非晶矽底抗反射层,其中,该经掺杂之多晶矽层、该金属矽化物层与该导体非晶矽底抗反射层构成一下电极层,其中该导体非晶矽层与该经掺杂的多晶矽层的片电阻値大抵相同;形成一介电层于该下电极层上;以及形成一上电极层于该介电层上,以构成一积体电路电容。2.如申请专利范围第1项所述之积体电路电容的制造方法,其中,该导体非晶矽底抗反射层系利用临场(in-situ)同时通入SiH4及PH3气体的化学气相沉积法而在该金属矽化物层上被形成。3.如申请专利范围第2项所述之积体电路电容的制造方法,其中,该临场同时通入SiH4及PH3气体的化学气相沉积法之条件系同时通入190sccm的SiH4以及25sccm的PH3气体。4.如申请专利范围第2项所述之积体电路电容的制造方法,其中,该化学气相沉积法之条件更包括温度系控制在55015℃。5.如申请专利范围第2项所述之积体电路电容的制造方法,其中,该化学气相沉积法之条件更包括压力系控制在0.30.1torr6.如申请专利范围第2项所述之积体电路电容的制造方法,其中,该导体非晶矽底抗反射层厚度系100~300埃。7.如申请专利范围第1项所述之积体电路电容的制造方法,其中,该经掺杂之多晶矽层之片电阻大抵系30~100/,而该金属矽化物层之片电阻大抵系0.1~1/。8.如申请专利范围第7项所述之积体电路电容的制造方法,其中,该导体非晶矽底抗反射层之片电阻系在30~100/。9.如申请专利范围第1项所述之积体电路电容的制造方法,其中,将该经掺杂的多晶矽层和该金属矽化物层组合而构成一多晶矽化金属层。10.如申请专利范围第9项所述之积体电路电容的制造方法,其中,该导体非晶矽层与该多晶矽化金属层的片电阻値差在30/以内。11.如申请专利范围第1项所述之积体电路电容的制造方法,其中,该积体电路电容为类比数位混合积体电路电容。12.如申请专利范围第1项所述之积体电路电容的制造方法,其中,该积体电路电容包括液晶显示器驱动积体电路之电容。13.如申请专利范围第1项所述之积体电路电容的制造方法,其中,该介电层系由CVD法形成的SiO2层。14.如申请专利范围第1项所述之积体电路电容的制造方法,其中该上电极层系由CVD法沉积多晶矽层之后,再经重掺杂所形成的一多晶矽导电层。15.如申请专利范围第14项所述之积体电路电容的制造方法,其中经重掺杂所形成的该多晶矽导电层系重掺杂磷或砷。16.一种积体电路电容的制造方法,包括下列步骤:提供一基底;于该基底上依序形成一经掺杂之多晶矽层及一金属矽化物层;进行临场(in-situ)同时通入SiH4及PH3气体的化学气相沉积法,在该金属矽化物层上,形成厚度大抵系100~300埃之一导体非晶矽底抗反射层,其中,该经掺杂之多晶矽层、该金属矽化物层与该导体非晶矽底抗反射层构成一下电极层,且该导体非晶矽层与该经掺杂的多晶矽层的片电阻値大抵相同;形成一介电层于该下电极层上;以及形成一多晶矽导电层于该介电层上,以构成一积体电路电容。17.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该临场同时通入SiH4及PH3气体的化学气相沉积法之条件系同时通入190sccm的SiH4以及25sccm的PH3气体。18.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该化学气相沉积法之条件更包括温度系控制在55015℃。19.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该化学气相沉积法之条件更包括压力系控制在0.30.1torr20.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该导体非晶矽底抗反射层厚度系100~300埃。21.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该经掺杂之多晶矽层之片电阻大抵系30~100/,而该金属矽化物层之片电阻大抵系0.1~1/。22.如申请专利范围第21项所述之积体电路电容的制造方法,其中,该导体非晶矽底抗反射层之片电阻系在30~100/。23.如申请专利范围第16项所述之积体电路电容的制造方法,其中,将该经掺杂的多晶矽层和该金属矽化物层组合而构成一多晶矽化金属层。24.如申请专利范围第23项所述之积体电路电容的制造方法,其中,该导体非晶矽层与该多晶矽化金属层的片电阻値差在30/以内25.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该积体电路电容为类比数位混合积体电路电容。26.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该积体电路电容包括液晶显示器驱动积体电路之电容。27.如申请专利范围第16项所述之积体电路电容的制造方法,其中,该介电层系由CVD法形成的SiO2层。28.如申请专利范围第16项所述之积体电路电容的制造方法,其中该上电极层系由CVD法沉积多晶矽层之后,再经重掺杂所形成的一多晶矽导电层。29.如申请专利范围第28项所述之积体电路电容的制造方法,其中经重掺杂所形成的该多晶矽导电层系重掺杂磷或砷。图式简单说明:第1~6图系显示本发明的实施例制程之剖面示意图。 |
