主权项 |
1.一种半导体装置,其系包含:半导体层,其系至少包含第一半导体膜;及第二半导体膜,其系能带隙异于上述第一半导体膜,而构成能带隙由邻接于上述第一半导体膜之部位向远离第一半导体膜之方向变小者;闸极绝缘膜,其系设于上述半导体层上者;闸极,其系设于上述闸极绝缘膜上者;源极.汲极区域,其系将第一导电型杂质导入上述半导体层中位于上述闸极两侧方之区域所形成者;通道区域,其系将第二导电型杂质导入上述第二半导体膜中位于上述源极.汲极区域间之区域所形成者;本体区域,其系将浓度高于上述通道区域之第二导电型杂质导入上述第二半导体膜中位于上述源极.汲极区域间之区域所形成者;及导体构件,其系用于施行上述闸极与上述本体区域之电性连接者。2.如申请专利范围第1项之半导体装置,其中上述第一半导体膜由以Si1-x1-y1Gex1Cy1(0≦x1<1,0≦y1<1)表示其组成之半导体所构成,上述第二半导体膜由以Si1-x2-y2Gex2Cy2(0≦x2≦1,0≦y2≦1,x2+y2>0)表示其组成之半导体所构成者。3.如申请专利范围第2项之半导体装置,其中上述第一半导体膜由矽所构成,上述第二半导体膜由以Si1-x3Gex3(0<x3≦0.4)表示其组成之半导体所构成,且使上述第二半导体膜之Ge组成比由邻接于上述第一半导体膜之部位向上方增大者。4.如申请专利范围第2项之半导体装置,其中上述第一半导体膜由矽所构成,上述第二半导体膜由以Sil-y3Cy3(0<y3≦0.03)表示其组成之半导体所构成,且使上述第二半导体膜之C组成比由邻接于上述第一半导体膜之部位向上方增大者。5.如申请专利范围第2项之半导体装置,其中上述第一半导体膜由矽所构成,上述第二半导体膜由以Si1-x4-y4Gex4Cy4(0<x4≦0.4,0<y4≦0.03)表示其组成之半导体所构成者。6.如申请专利范围第1至5项中任一项之半导体装置,其中上述第一半导体膜为n型,上述第二半导体膜为p型,由上述本体区域流向上述第一半导体膜中位于上述源极.汲极区域之区域之基板电流中,有助于电洞之成分小于有助于电子之成分者。7.如申请专利范围第1至5项中任一项之半导体装置,其中上述第一半导体膜为p型,上述第二半导体膜为n型,由上述本体区域流向上述第一半导体膜中位于上述源极.汲极区域之区域之基板电流中,有助于电子之成分小于有助于电洞之成分者。8.如申请专利范围第1至5项中任一项之半导体装置,其中上述半导体层进一步包含第三半导体膜,其系设于上述第一半导体膜与上述第二半导体膜间者;并进一步包含缓冲区域,其系设于上述第三半导体膜中位于上述源极.汲极区域间之区域,且含低于上述本体区域之浓度之第二导电型杂质或不掺杂质者。9.如申请专利范围第1至5项中任一项之半导体装置,其中上述半导体层进一步包含矽间隙区域,其系介设于上述第二半导体膜与上述闸极绝缘膜之间者。10.如申请专利范围第1至5项中任一项之半导体装置,其中进一步包含绝缘层,其系设于上述第一半导体膜下方者。11.一种半导体装置,其系包含:半导体层,其系至少含第一半导体膜;第二半导体膜,其系设于上述第一半导体膜上,且对载子所活动之能带端之载子之电位小于上述第一半导体膜者;及第三半导体膜,其系介在上述第一半导体膜与第二半导体膜间者;闸极绝缘膜,其系设于上述半导体层上者;闸极,其系设于上述闸极绝缘膜上者;源极.汲极区域,其系将第一导电型杂质导入上述半导体层中位于上述闸极两侧方之区域所形成者;通道区域,其系将第二导电型杂质导入上述第二半导体膜中位于上述源极.汲极区域间之区域所形成者;本体区域,其系将浓度高于上述通道区域之第二导电型杂质导入上述第二半导体膜中位于上述源极.汲极区域间之区域所形成者;缓冲区域,0其系设于上述第三半导体膜中位于上述源极.汲极区域间之区域,且含低于上述本体区域之浓度之第二导电型杂质或不掺杂质者;及导体构件,其系用于施行上述闸极与上述本体区域之电性连接者。12.如申请专利范围第11项之半导体装置,其中上述第三半导体膜之厚度在15nm以上者。13.如申请专利范围第12项之半导体装置,其中上述第三半导体膜之厚度在30nm以上者。14.如申请专利范围第11至13项中任一项之半导体装置,其中上述半导体层进一步包含矽间隙区域,其系介设于上述第二半导体膜与上述闸极绝缘膜之间者。15.如申请专利范围第11至13项中任一项之半导体装置,其中进一步包含绝缘层,其系设于上述第一半导体膜下方者。图式简单说明:图1(a)、(b)、(c)系分别依照顺序模式性地显示第一实施型态之p通道型倾斜SiGe-HDTMOS之构造之平面图、图1(a)所示之Ib-Ib线之剖面图及图1(a)所示之Ic-Ic线之剖面图。图2系表示第1实施形态之倾斜组成SiGe-HDTMOS之源极区域之能带构造与电子之活动情形之剖面图。图3系表示有关在箱形组成SiGe-HDTMOS与倾斜组成SiGe-HDTMOS中之Vg-Id特性及Vg-Ib特性之模拟结果之图。图4系模式性地显示第二实施型态之n通道型倾斜SiC-HDTMOS之构造之剖面图。图5系表示第2实施形态之倾斜组成SiC-HDTMOS之源极区域之能带构造与电子之活动情形之剖面图。图6系表示第三实施型态之p通道型倾斜SiGe-HDTMOS构造之剖面图。图7系表示通过具有第3实施形态之不掺杂质之矽缓冲区域之倾斜组成SiGe-HDTMOS之闸极之剖面之各部能带构造与电子之活动情形之剖面图。图8系表示改变不掺杂质之矽缓冲层之厚度时之Vg-Id特性及Vg-Ib特性之模拟结果之图。图9系表示第4实施形态之倾斜组成SiGeC-cHDTMOS之构造之剖面图。图10(a)、(b)系表示具有一般性的矽通道之DTMOS之寄生二极体之剖面图、及具有均匀组成SiGe通道之DTMOS之寄生二极体之剖面图。图11系表示有关箱形组成SiGe-HDTMOS中,本体区域之杂质浓度变化时之汲极电流及基板电流之闸极偏压依存性之模拟结果之图。图12系表示SiGe之本徵载子密度之Ge组成率依存性之图。图13系表示具备设有箱形组成之SiGe膜之HDTMOS构造与电子之活动情形之剖面图。 |