静电放电防护电路

摘要

本发明系提供一种形成于一P型基底上之静电放电防护电路。该静电放电防护电路设于一接合垫及一形成于该 P型基底上之内部电路之间，并包含有一P型金属氧化半导体(PMOS)及一N型金属氧化半导体(NMOS)。其中该PMOS包含有一第一离子掺杂区形成于其一P护环及其一井接点(well pick-up)之下，且该NMOS包含有一第二离子掺杂区形成于其一N护环及其一接点(pick-up)之下，以形成该P型基底上形成一等效的齐纳二极体。当该等效的齐纳二极体产生崩溃现像时，可防止该PMOS或该NMOS产生骤回崩溃现象。

主权项

1.一种静电放电(electrostatic discharge, ESD)防护电路,形成于一P型基底(P-type substrate)上,并设于一接合垫(bonding pad)及一形成于该P型基底上之内部电路之间,该静电放电防护电路电连接于该接合垫、一第一电压端(VDD)、一第二电压端(VSS)以及该内部电路,其包含有:一P型金属氧化半导体(P-type metal-oxide semiconductor,PMOS),该PMOS包含有:一P+护环(P+ guard ring),形成于该P型基底上,且电连接于该第二电压端;一第一N+扩散区域(N+ diffusion region),形成于该P型基底上,而被该P+护环所围绕,并与该P+护环互不接触,且电连接于该第一电压端;一第一N井(N-well),形成于该P型基底上,并与该第一N+扩散区域相接触;以及,一第一离子掺杂区(doped region),形成于该P+护环及该第一N+扩散区域之下,并与该P+护环及该第一N+扩散区域相互接触,以形成一第一等效齐纳二极体(Zener diode);以及一N型金属氧化半导体(N-type metal-oxide semiconductor,NMOS),该NMOS包含有:一N+护环(N+ guard ring),形成于该P型基底上,且电连接于该第一电压端;一第一P+扩散区域(P+ diffusion region),形成于该P型基底上,而被该N+护环所围绕,并与该N+护环互不接触,且电连接于该第二电压端;以及一第二N井,形成于该N+护环之下,并与该N+护环相接触。2.如申请范围第1项之静电放电防护电路,其中该NMOS包含有一第二离子掺杂区,形成于该N+护环及该第一P+扩散区域之下,并与该N+护环及该第一P+扩散区域相互接触,以形成一第二等效齐纳二极体。3.如申请范围第2项之静电放电防护电路,其中当该第一等效齐纳二极体或该第二等效齐纳二极体产生崩溃(breakdown)现像时,可以防止该PMOS及该NMOS产生骤回崩溃(snapback breakdown)现象。4.如申请范围第2项之静电放电防护电路,其中该第一离子掺杂区及该第二离子掺杂区分别为一P型离子掺杂区。5.如申请范围第2项之静电放电防护电路,其中该第一离子掺杂区及该第二离子掺杂区分别为一N型离子掺杂区。6.如申请范围第5项之静电放电防护电路,其中该第一离子掺杂区与该第一N井部分重叠,而该第二离子掺杂区与该第二N井部分重叠。7.如申请范围第1项之静电放电防护电路,其中当该第一等效齐纳二极体产生崩溃现像时,可以防止该PMOS及该NMOS产生骤回崩溃(snapback breakdown)现象。8.如申请范围第1项之静电放电防护电路,其中当该第一电压端之电位高于该第二电压端之电位时,该内部电路才得以被供予电力而正常运作。9.如申请范围第1项之静电放电防护电路,其中该PMOS之闸极(gate)与该PMOS之源极(source)相连接,该NMOS之闸极与该NMOS之源极相连接,而该PMOS之汲极(drain)及该NMOS之汲极系藉由一导线电连接于该接合垫及该内部电路。10.如申请范围第9项之静电放电防护电路,其中该PMOS之源极电连接于该第一电压端,而该NMOS之源极电连接于该第二电压端。11.一种静电放电(electrostatic discharge, ESD)防护电路,形成于一P型基底(P-type substrate)上,并设于一接合垫(bonding pad)及一形成于该P型基底上之内部电路之间,该静电放电防护电路电连接于该接合垫、一第一电压端(VDD)、一第二电压端(VSS)以及该内部电路,其包含有:一P型金属氧化半导体(P-type metal-oxide semiconductor,PMOS),该PMOS包含有:一P+护环(P+ guard ring),形成于该P型基底上,且电连接于该第二电压端;一第一N+扩散区域(N+ diffusion region),形成于该P型基底上,而被该P+护环所围绕,并与该P+护环互不接触,且电连接于该第一电压端;以及一第一N井(N-well),形成于该P型基底上,并与该第一N+扩散区域相接触;以及一N型金属氧化半导体(N- type metal-oxide semiconductor,NMOS),该NMOS包含有:一N+护环(N+ guard ring),形成于该P型基底上,且电连接于该第一电压端;一第一P+扩散区域(P+ diffusion region),形成于该P型基底上,而被该N+护环所围绕,并与该N+护环互不接触,且电连接于该第二电压端;一第二N井,形成于该N+护环之下,并与该N+护环相接触;以及一第二离子掺杂区(doped region),形成于该N+护环及该第一P+扩散区域之下,并与该N+护环及该第一P+扩散区域相互接触,以形成一第二等效齐纳二极体(Zener diode)。12.如申请范围第11项之静电放电防护电路,其中该PMOS包含有一第一离子掺杂区,形成于该P+护环及该第一N+扩散区域之下,并与该P+护环及该第一N+扩散区域相互接触,以形成一第一等效齐纳二极体。13.如申请范围第12项之静电放电防护电路,其中当该第一等效齐纳二极体或该第二等效齐纳二极体产生崩溃(breakdown)现像时,可以防止该PMOS及该NMOS产生骤回崩溃(snapback breakdown)现象。14.如申请范围第12项之静电放电防护电路,其中该第一离子掺杂区及该第二离子掺杂区分别为一P型离子掺杂区。15.如申请范围第12项之静电放电防护电路,其中该第一离子掺杂区及该第二离子掺杂区分别为一N型离子掺杂区。16.如申请范围第15项之静电放电防护电路,其中该第一离子掺杂区与该第一N井部分重叠,而该第二离子掺杂区与该第二N井部分重叠。17.如申请范围第11项之静电放电防护电路,其中当该第二等效齐纳二极体产生崩溃现像时,可以防止该PMOS及该NMOS产生骤回崩溃(snapbackbreakdown)现象。18.如申请范围第11项之静电放电防护电路,其中当该第一电压端之电位高于该第二电压端之电位时,该内部电路才得以被供予电力而正常运作。19.如申请范围第11项之静电放电防护电路,其中该PMOS之闸极(gate)与该PMOS之源极(source)相连接,该NMOS之闸极与该NMOS之源极相连接,而该PMOS之汲极(drain)及该NMOS之汲极系藉由一导线电连接于该接合垫及该内部电路。20.如申请范围第19项之静电放电防护电路,其中该PMOS之源极电连接于该第一电压端,而该NMOS之源极电连接于该第二电压端。图式简单说明:图一为习知用来保护内部电路之静电放电保护电路的示意图。图二为本发明第一实施例静电放电防护电路电连接于一内部电路时之示意图。图三为图二静电放电防护电路之俯视图。图四为图三静电放电防护电路沿一切线4-4之剖面图。图五为本发明第二实施例静电放电防护电路电连接于一内部电路时之示意图。图六为图五静电放电防护电路之俯视图。图七为图六静电放电防护电路沿一切线7-7之剖面图。