| 主权项 |
1.一种多晶片封装体,其包含有:一导线架;复数个晶片,每一晶片具有一积体电路形成面,复数个晶片之积体电路形成面系相互平行排列,且相邻两晶片系留有一间隔,该些晶片之一侧向焊接于导线架上;及一封胶体,形成于晶片间之间隔并密封该复数个晶片。2.如申请专利范围第1项所述之多晶片封装体,其另包含第二导线架。3.如申请专利范围第2项所述之多晶片封装体,其中复数个晶片系以另一侧向焊接于第二导线架。4.如申请专利范围第3项所述之多晶片封装体,其中该第二导线架与晶片之焊接处系形成有焊接材。5.如申请专利范围第1项所述之多晶片封装体,其中该导线架具有裸露于封胶体外之外接脚。6.如申请专利范围第5项所述之多晶片封装体,其中该外接脚系呈鸥翼脚。7.如申请专利范围第5项所述之多晶片封装体,其中该外接脚系呈J型脚。8.如申请专利范围第1项所述之多晶片封装体,其中该导线架与晶片之焊接处系形成有焊接材。9.如申请专利范围第1项所述之多晶片封装体,其中该导线架系为「引指在晶片上」[LOC]型态之导线架。图式简单说明:第1图:依美国专利第5,295,045号「塑胶模封之半导体装置及其制造方法」,一多晶片封装体之截面图;第2图:依美国专利第5,295,045号「塑胶模封之半导体装置及其制造方法」,一多晶片封装体之透视图;第3图:在本创作之第一具体实施例中,一多晶片封装体之截面图;第4图:在本创作之第一具体实施例中,多晶片封装体之底视图;及第5图:在本创作之第二具体实施例中,另一多晶片封装体之截面图。 |
