| 主权项 |
1.一种半导体记忆装置,系具有一般模式和低功率消耗模式之半导体记忆装置,其特征为具备:内部电路(10.50.60.70.75.80),藉以实行资料读取动作、资料写入动作以及资料保存动作;第一外部电源配线(90),接受来自第一外部电源电压(Ext、Vdd)的供应;第二外部电源配线(95),接受来自比较前述第一外部电源电压更低的第二外部电源电压(Vss)的供应;内部电源配线(118.128.138.168),藉以对前述内部电路传达内部电源电压(VDDP、VDDS、VPP、VBB、VCP、VBL);以及内部电源电路(100),藉以接受来自前述第一以及第二的外部电源电压,产生前述内部电源电压;而前述内部电源电路,包含:参考电压产生部(110.120.130),藉以接受来自前述第一以及第二的外部电源电压,产生对应于前述内部电源电压的目标位准的参考电压;第一电流切断开关(252),在前述低功率消耗模式时,用来切断前述参考电压产生部的动作电流;内部电源电压产生部(116.126.136.160),在前述一般模式时,基于前述内部电源电压和前述参考电压的比较结果,可将前述内部电源电压维持于前述目标位准,并且也能在前述低功率消耗模式中停止动作;以及连接开关(214.224.234.244),在前述低功率消耗模式时,将前述第一以及第二的外部电源配线的其中之一,和前述内部电源配线电气性结合。2.如申请专利范围第1项之半导体记忆装置,其中,又具有:模式暂存器(65),用以保存随第一指令(MRS)由外部输入的模式设定,前述模式设定,包含是否进行由前述一般模式转变为前述低功率消耗模式的指定,而在前述模式设定中,若为指定为进行前述转变的情形,则呼应于第二指令(SREF、DPE)而开始前述低功率消耗模式。3.如申请专利范围第2项之半导体记忆装置,其中,前述内部电路,含有:多个记忆单元(MC),呈行列状配置;多条字线(WL),分别对应于前述多个记忆单元的列而配置,可被选择性的活性化;以及多条位元线(BL、/BL),分别对应于前述多个记忆单元的行而配置,分别和对应于被活性化的字线的记忆单元结合,而前述第二指令(SREF),为藉以指示前述资料保存动作的自行更新指令,在前述自行更新指令开始后,各前述字线在非活性化的状态下,即开始前述低功率消耗模式。4.如申请专利范围第1项之半导体记忆装置,其中,前述内部电源电路,又包含:缓冲部(112.122.132),设于前述参考电压产生部(110.120.130)和内部电源电压产生部(116.126.136)之间,藉以将来自前述参考电压产生部的前述参考电压(VREFP0.VREFS0.VREFD0),传达给前述内部电源电压产生部;以及第2电流切断开关(210.220.230),藉以在前述低功率消耗模式时,将前述缓冲部的动作电流切断。5.如申请专利范围第4项之半导体记忆装置,其中,前述缓冲部(112.122.132),又包含:藉以控制动作电流量的动作电流控制部(267.268),而前述动作电流控制部,将由前述低功率消耗模式转换为前述一般模式的转换期间的前述动作电流量,设定得比前述一般模式时更大。6.一种半导体记忆装置,系可切换外部电源电压之半导体记忆装置,其特征为具备:内部电路(10.50.60.70.75.80),藉以实行资料读取动作、资料写入动作以及资料保存动作;外部电源配线(90),接受来自前述外部电源电压(Ext、Vdd)的供应;内部电源配线(118.128.138.168),藉以对前述内部电路传达内部电源电压(VDDP、VDDS、VPP、VBB、VCP、VBL);以及内部电源电路(100),接受来自前述外部电源电压,藉以将前述内部电源电压维持在目标位准,对前述内部源电压配线供应内部电源电压,前述内部电源电路中的前述内部电源电流的供应动作,无论前述外部电源电压的位准如何,为将前述内部电源电压的控制回应性皆维持相同,依照前述外部电源电压的位准而切换。7.如申请专利范围第6项之半导体记忆装置,其中,前述内部电源电路(100),包含:参考电压产生部(110.112),接受前述外部电源电压(Ext、Vdd),产生对应于前述目标位准之参考电压(VREFP);电压比较部(430),依照前述参考电压和前述内部电源电压比较的结果,在内部节点(N8)产生电压;以及内部电源电流供应部(440),配置在前述外部电源配线(90)和前述内部电源配线(118)之间,无论前述外部电源电压位准如何,皆以同样的电流供应能力,将前述内部电源电流供应给前述内部电源配线(118),而前述内部电源电流供应部,在前述外部电源电压的位准比较前述目标位准更高的情形时,可依照前述内部节点的电压来供应前述内部电源电流,同时在前述外部电源电压的位准相当于前述目标位准的外部电源电压直接模式中,将前述外部电源配线以及前述内部电源配线作电气性结合而供应前述内部电源电流。8.如申请专利范围第6项之半导体记忆装置,其中,前述内部电源电路(100),包含:参考电压产生部(110.112),接受前述外部电源电压(Ext、Vdd),产生对应于前述目标位准之参考电压(VREFP);电压比较部(430),依照前述参考电压和前述内部电源电压比较的结果,在内部节点(N8)产生电压;电流切断开关(432),在前述外部电源电压的位准相当于前述目标位准的情形下,将前述电源比较部的动作电流切断;驱动电晶体(442),配置在前述外部电源配线(90)和前述内部电源配线(118)之间,将符合前述内部节点的电压之电流当作前述内部电源电流,供应给前述内部电源配线;以及连接开关(434),在前述外部电源电压的位准相当于前述目标位准的外部电源电压直接模式时导通,在用来将前述驱动电晶体导通的电压(Vss)和前述内部节点之间作电气性结合。9.如申请专利范围第6项之半导体记忆装置,其中,前述内部电源电路(100),包含:电压比较部(450),依照将对应前述目标位准的参考电压(VREFS)和前述内部电源电压(VDDS)比较的结果,在第一内部节点(N9)产生电压;以及内部电源电流供应部(460),配置在前述外部电源配线(90)和内部电源配线(128)之间,依照前述第一内部节点的电压,将前述内部电源电流供应给前述内部电源配线,而前述内部电源电流供应部,无论前述外部电源电压的位准如何,皆能以同样电流供应能力来供应前述内部电源电流。10.如申请专利范围第6项之半导体记忆装置,其中,前述内部电源电路(100),包含:电压比较部(450),依照将对应前述目标位准的参考电压(VREFS)和前述内部电源电压(VDDS)比较的结果,在第一内部节点(N9)产生电压;驱动电晶体(462.465),配置在前述外部电源配线(90)和内部电源配线(128)之间,将应前述第一内部节点的电流,作为前述内部电源电流供应给前述内部电源配线;以及第一动作电流控制部(452.454),依照前述外部电源电压的位准,将供应于前述电压比较部的动作电流量切换。11.如申请专利范围第6项之半导体记忆装置,其中,在一般模式时,前述内部电源电压(VPP)比前述外部电源电压(Ext、Vdd)更高,前述内部电源电路(100),又包含:第一检测部(520),在活动时以及待机时皆可动作,当前述内部电源电压比前述目标位准更低落时可藉以将其检测出;第二检测部(510),在前述活动时动作,当前述内部电源电压比前述目标位准更低落时可藉以将其检测出;第三检测部(500),除了对前述内部电路的自行更新指令实行时之外,回应于前述第一检测部的检测结果而动作,当前述内部电源电压比前述目标位准更低落时可将其检测出;第一昇压单元(550),回应于前述第二以及第三检测部的检测结果而动作,将前述外部电源电压昇压,供应前述内部电源电流;以及第二昇压单元(570),回应于前述第一检测部的检测结果而动作,将前述外部电源电压昇压,供应前述内部电源电流,前述第二昇压单元,和前述第一昇压单元相比较,其单位时间内所能供应的内部电源电流较大。12.如申请专利范围第11项之半导体记忆装置,其中,前述第一昇压单元(550),又具备:震荡部(555.560),回应于前述第二以及第三检测部(510.500)的检测结果,产生具有一定频率的帮浦时脉(PCLK);帮浦动作部(620),回应前述帮浦时脉,将第一节点(Nb0)的电压,设定为比前述外部电源电压(Ext、Vdd)更高;传达电晶体(630),在前述第一节点和内部电源配线(138)之间电气性结合;以及闸极昇压部(640),回应于前述帮浦时脉,将前述电晶体的闸极电压设定得比前述外部电源电压更高,而前述帮浦动作部,具有:第一帮浦电容器(C1),结合在输入前述帮浦时脉的第二节点Ni和前述第一节点之间;时脉传达电路(626.628),回应前述外部电源电压的位准而成为动作状态,将前述帮浦时脉传达给第三节点(Npc);以及第二帮浦电容器(C2),结合于前述第一节点和前述第三节点之间。13.如申请专利范围第11项之半导体记忆装置,其中,前述第一昇压单元(550),又具备:震荡部(555),回应于前述第二以及第三检测部(510.500)的检测结果,产生具有一定频率的帮浦时脉(PCLK);帮浦电路(600a),藉由以前述帮浦时脉产生的充电帮浦动作,供应前述内部电源电流,而前述震荡部(555),具有:呈循环状结合的奇数个反向器(556);以及结合于前述反向器之间的延迟元件(558)。14.一种半导体记忆装置,系可选择性适用于多数动作条件的其中之一之半导体记忆装置,其特征为具备能在动作测试时,依照具有多数位元(A0-Am)的信号的特定组合,指示所定测试启动的动作测试控制电路(700),而前述动作测试控制电路,包含:第一测试进入电路(704.706),藉以回应于前述特定组合,将第一测试进入信号(TEb、TEc)活性化;以及测试进入无效化电路(710.720.730),藉以在前述多数动作条件当中指定特定动作条件时,使得前述第一测试进入信号被强制性非活性化,而前述动作测试电路,回应于前述第一测试进入信号的活性化而将前述所定测试启动。15.如申请专利范围第14项之半导体记忆装置,其中,前述动作测试控制电路(700),又包含:第二测试进入电路(702),藉以回应不同于前述特定组合的前述多数位元的其他组合,将第二测试进入信号(TEa)活性化,前述动作测试控制电路,回应于第一或者第二测试进入信号之一的活性化,而将前述所定测试启动。图式简单说明:图1为表示本发明第一实施例的半导体记忆装置整体结构的概念方块图。图2为说明一般模式以及更低功率消耗模式(deeppower down)的内部电源电压设定的说明图。图3为模式暂存器组件所用的位址位元之构成的说明图。图4为说明更低功率消耗(deep power down)模式输入方式之一例的时序图。图5为说明更低功率消耗(deep power down)模式输入方式之另外一例的时序图。图6为表示图1所示内部电源电路结构的方块图。图7为表示图6所示参考电压产生电路的结构的电路图。图8为表示图6所示缓冲电路的结构的电路图。图9为表示图6所示外部输入信号用参考电压产生电路的结构的电路图。图10为表示内部时脉致能(Clock Enable)信号产生电路的结构的电路图。图11为表示恢复一般模式时的高呼应性缓冲电路的结构的电路图。图12为表示电源重置(power on reset)信号产生电路的结构的电路图。图13为依照外部电源电压的位准说明内部电源电压设定的位准不同的说明图。图14为依照第二实施例,表示对应于周边电路电源电压的参考电压产生电路的结构的电路图。图15为依照第二实施例,说明将电流供应给缓冲电路的说明电路图。图16为依照第二实施例,表示内部电源电压产生电路的结构的电路图。图17为依照第二实施例,表示内部电源电压产生电路的结构的电路图。图18为依照第二实施例,表示电压昇压电路的结构的方块图。图19为表示图18所示环状震荡器的结构的电路图。图20为表示图18所示非常状态用检测部的结构的电路图。图21为表示图18所示帮浦电路的结构的电路图。图22A以及图22B为说明图21所示帮浦电路的动作的时序图。图23为依照第三实施例表示测试模式控制电路的结构的电路图。图24为依照第三实施例的变形例表示外部电源电压的位准的检测电路的结构的电路图。 |
