| 主权项 |
1.一种半导体记忆装置,系具有可执行资料之读出动作及写入动作之动作状态,及保持前述资料之待命状态者,其包含有:记忆单元阵列(26),含有布置成矩阵状之复数记忆单元;及完全隐藏复新机构,不经外部命令而使前述复数记忆单元所保持之前述资料复新;前述完全隐藏复新机构,系相应于前述半导体记忆装置之状态而执行复新动作者。2.如申请专利范围第1项之半导体记忆装置,其中,前述完全隐藏复新机构,系在前述半导体记忆装置处于前述待命状态时,执行前述复新动作者。3.如申请专利范围第1项之半导体记忆装置,其中,前述完全隐藏复新机构,系在前述半导体记忆装置完成前述读出动作后,执行前述复新动作者。4.如申请专利范围第1项之半导体记忆装置,其中,前述完全隐藏复新机构,系在前述半导体记忆装置完成前述写入动作后,执行前述复新动作者。5.如申请专利范围第1项之半导体记忆装置,其中,前述完全隐藏复新机构,系包含有:复新电路(40),用以输出指令使前述复新动作执行复新指令信号(/REFE);及控制电路(20),用以响应前述复新指令信号(/REFE)而执行前述复新动作者;前述复新电路(40),包含有:计时电路(51),以针对前述复数记忆单元所保持之资料加以复新时所需要的时间间隔,输出周期信号(/Refcyc);指令信号活化电路(50),响应前述周期信号(/Refcyc)而活化前述复新指令信号(/REFE);及判定电路(60,70),用以判定是否应输出前述被活化之复新指令信号(/REFE)者。6.如申请专利范围第5项之半导体记忆装置,其中,前述判定电路(60),系于前述半导体记忆装置处于待命状态时,判定为应输出前述被活化之复新指令信号(/REFE)者。7.如申请专利范围第5项之半导体记忆装置,其中,前述判定电路(70),系于前述半导体记忆装置完成前述读出动作后,判定为应输出前述被活化之复新指令信号(/REFE)者。8.如申请专利范围第5项之半导体记忆装置,其中,前述判定电路(70),系于前述半导体记忆装置完成前述写入动作后,判定为应输出前述被活化之复新指令信号(/REFE)者。图式简单说明:图1为本发明实施形态1之具完全隐藏复新功能DRAM之整体结构图。图2为图1中复新电路(40)之电路图。图3为图2中指令信号活化电路(50)之电路图。图4为图2中判定电路(60)之电路图。图5为显示复新电路(40)动作之时序流程图。图6为本发明实施形态2之代替判定电路(60)而使用判定电路(70)之电路图。图7为显示含判定电路(70)之复新电路(40)动作之时序流程图。图8为先前之具完全隐藏功能DRAM发生误动作时之时序流程图。 |
