| 主权项 |
1.一种积体记忆体,其特征为具有:-沿着两位元线(BL1,/BL1)配置之记忆胞(MC),-两个参考记忆胞(RC),其各具有选择式电晶体(T),经由它此两个参考记忆胞(RC)分别接至位元线(BL1,/BL1)之一,-第1切换元件(S1),经由它此等位元线(BL1,/BL1)互相连接,-写入单元(SA),用于将第一状态储存于第1参考记忆胞(RC)中,并且将第2状态储存于第2参考记忆胞(RC)中,以及-控制单元(C1),其首先导通第1切换元件(S1)及两参考记忆胞(RC)之选择式电晶体(T1),在经过特定时间期间(t)后切断选择式电晶体,但第1切换元件保持在导通状态并补偿两位元线间之电位差(2U1),以便在两位元线(BL1,/BL1)上产生共同之参考电位(VREF),其中此控制单元(C1)包含可逆向程式化元件(F),其用于设定特定之时间期间(t)。2.如申请专利范围第1项之积体记忆体,其中具有用于决定特定时间期间(t)之评估电路(A),此电路确定在选择式电晶体(T)及第1切换元件(S1)皆处于导通之状态下何时两位元线(BL1,/BL1)之电位对所欲之参考电位(VREF)具有相同之数量差,及取决于其所确定的结果执行控制单元(C1)之可程式元件(F)之程式化。3.如申请专利范围第2项之积体记忆体,其中-其之用于决定参考电位(VREF)之控制单元(C1)首先导通参考记忆胞(RC)之选择式电晶体(T),然后,一旦俟选择式电晶体(T)再被切断后,导通第1切换元件(S1),-具有一储存元件(M1),用以储存在此过程中,建立在两个位元线(BL1,/BL1)上之参考电压,-其评估电路(A)具有用于比较被储存之参考电位(VREF)和两位元线(BL1,/BL1)之电位之比较单元(CMP)。4.如申请专利范围第2项之积体记忆体,其中具有-第3(BL2)及第4(/BL2)位元线,此两位元线之构成系完全与第1(BL1)及第2位元线(/BL1)者相同,且相同地具有两个用于储存不同状态之参考记忆胞(RC)及连接它们之第2切换元件(S2),-另外之控制单元(C2),其系用于决定参考电位(VREF),首先导通第3(BL2)及第4(/BL2)位元线之两个参考记忆胞(RC)之选择式电晶体(T),一旦选择式电晶体被切断后,导通第2切换元件(S2),-用于储存在执行过程中产生在第3(BL2)及第4(/BL2)位元线上之参考电位(VREF),-其评估电路(A)具有用于比较被储存之参考电位(VREF)与第1(BL1)及第2(/BL1)或第3(BL2)及第4(/BL2)位元线之电位之比较单元(CMP)。5.一种积体记忆体之操作方法,该记忆体具有-沿着两位元线(BL1,/BL1)配置之记忆胞(MC),-两个参考记忆胞(MC),各具有一选择式电晶体(T),经由它,此两记忆胞分别连接至位元线(BL1,/BL1)之一,-第1切换元件(S1),经由它此等位元线(BL1,/BL1)互相连接,此方法之特征为具有以下步骤:-将不同状态储存于两个参考记忆胞(RC)中,-导通第1切换元件(S1)及两个参考记忆胞(RC)之选择式电晶体(T),并且然后-经特定时间期间(t)后切断选择式电晶体(T),但将第1切换元件(S1)保持于导通状态中,并补偿两位元线间之电位差(U1),藉此于两位元线(BL1,/BL1)上产生共同之参考电位(VREF)。6.如申请专利范围第5项之操作方法,其中第1切换元件(S1)至迟与选择式电晶体(T)同时导通。图式简单说明:第1图显示根据本发明之积体记忆体之典型实施例;第2图显示第1图之记忆体之记忆胞或参考记忆胞之结构;第3图显示当首先读出参考记忆胞,接着短路位元线时第1图之记忆体有关之信号之轮廓;第4图显示当同时执行参考记忆体之读出及位元线之短路时第1图之记忆体有关之信号之轮廓;及第5图显示本发明之积体记忆体之另外典型实施例之另外构件。 |
