| 主权项 |
1.一种半导体记忆装置,其特征为具有记忆格部,与设在该记忆格部之周边的周边电路部,且上述记忆格部具有:向第一方向延伸之第1布线;布置于上述第1布线之上方,且向与上述第一方向互异的第二方向延伸之第2布线;布置于上述第1布线及第2布线间之第3布线;以及第一磁阻效应元件,其系设在上述第1及第2布线间之上述第1及第2布线的交叉点,且连接于上述第2及第3布线;上述周边电路部具有:第4布线;布置于上述第4布线之上方的第5布线;以及第二磁阻效应元件,其系设在上述第4及第5布线间,且连接于上述第4及第5布线,而充当为电阻元件、保险丝元件及接点中之任一而使用。2.一种半导体记忆装置,其特征为具有记忆格部,与设在该记忆格部之周边的周边电路部,且上述记忆格部具有:向第一方向延伸之第1布线;布置于上述第1布线之上方,且向与上述第一方向互异的第二方向延伸之第2布线;以及第一磁阻效应元件,其系设在上述第1及第2布线间之上述第1及第2布线的交叉点,且连接于上述第2及第3布线;上述周边电路部具有:第4布线;布置于上述第4布线之上方的第5布线;以及第二磁阻效应元件,其系设在上述第4及第5布线间,且连接于上述第4及第5布线,而充当为电阻元件或保险丝元件而使用。3.一种半导体记忆装置,其特征为具有记忆格部,与设在该记忆格部之周边的周边电路部,且上述记忆格部具有:向第一方向延伸之第1布线;布置于上述第1布线之上方,且向与上述第一方向互异的第二方向延伸之第2布线;布置于上述第1布线及第2布线间之第3布线;以及复数个第一磁阻效应元件,其系设在上述第2及第3布线间之上述第1及第2布线的交叉点,且连接于上述第2及第3布线,藉此以使其互相并排连接;上述周边电路部具有:第4布线;布置于上述第4布线之上方的第5布线;以及第二磁阻效应元件,其系设在上述第4及第5布线间,且连接于上述第4及第5布线,而充当为电阻元件、保险丝元件及接点中之任一而使用。4.一种半导体记忆装置,其特征为具有记忆格部,与设在该记忆格部之周边的周边电路部,且上述记忆格部具有:向第一方向延伸之第1布线;布置于上述第1布线之上方,且向与上述第一方向互异的第二方向延伸之第2布线;第一磁阻效应元件,其系设在上述第1及第2布线间之上述第1及第2布线的交叉点,且具有一端部与另一端部;连接于上述第一磁阻效应元件之上述一端部之第3布线;以及连接于上述第一磁阻效应元件之上述另一端部之第6布线;并将具有上述各项之块体叠层于半导体基板上,且使该叠层的块体内之上述第一磁阻效应元件连接成互相串联或并联;上述周边电路部具有:第4布线;布置于上述第4布线之上方的第5布线;以及第二磁阻效应元件,其系设在上述第4及第5布线间,且连接于上述第4及第5布线,而充当为电阻元件、保险丝元件及接点中之任一而使用。5.一种半导体记忆装置,其特征为具有记忆格部,与设在该记忆格部之周边的周边电路部,且上述记忆格部系具有:向第一方向延伸之第1布线;布置于上述第1布线之上方,且向与上述第一方向互异的第二方向延伸之第2布线;布置于上述第1及第2布线间之第3布线;以及第一磁阻效应元件,其系设在上述第2及第3布线间之上述第1及第2布线的交叉点,且连接于上述第2及第3布线;并将具有上述各项之块体叠层于半导体基板上,且使该叠层的块体内之上述第3布线互相连接;上述周边电路部具有:第4布线;布置于上述第4布线之上方的第5布线;以及第二磁阻效应元件,其系设在上述第4及第5布线间,且连接于上述第4及第5布线,而充当为电阻元件、保险丝元件及接点中之任一而使用。6.如申请专利范围第1项之半导体记忆装置,其中更具有连接于上述第一磁阻效应元件之电晶体或二极体。7.如申请专利范围第4项之半导体记忆装置,其中更具有:连接于上述互相连接成串联或并联的第一磁阻效应元件之一端部的电晶体或二极体;连接于上述互相连接成串联或并联的第一磁阻效应元件之另一端部的第7布线。8.如申请专利范围第5项之半导体记忆装置,其中更具有连接于互相连接的第3布线之电晶体或二极体。9.如申请专利范围第1项之半导体记忆装置,其中若使上述第二磁阻效应元件充当为上述电阻元件而使用时:则将上述第二磁阻效应元件朝上述第二延伸方向设置复数个,并使这些复数个第二磁阻效应元件连接成串联或并联,藉此以使上述电阻元件之电阻値产生变化。10.如申请专利范围第1项之半导体记忆装置,其中若使上述第二磁阻效应元件充当为上述电阻元件而使用时:则予以改变构成上述第二磁阻效应元件之一部分的非磁性层之膜厚,藉此以使上述电阻元件之电阻値产生变化。11.如申请专利范围第1项之半导体记忆装置,其中若使上述第二磁阻效应元件充当为上述电阻元件而使用时:则使构成上述第二磁阻效应元件之一部分的第一及第二磁性层之磁化方向成为平行或反平行,藉此以使上述电阻元件之电阻値产生变化。12.如申请专利范围第1项之半导体记忆装置,其中若将上述第二磁阻效应元件充当为上述接点而使用时则更具有:与上述第4布线间隔而布置之第8布线;以及形成于上述第8布线与上述第4布线间之绝缘膜;且以上述绝缘膜,与上述第4布线,与上述第8布线形成电容器。13.如申请专利范围第1项之半导体记忆装置,其中上述第一磁阻效应元件与上述第二磁阻效应元件系形成于同一层。14.如申请专利范围第1项之半导体记忆装置,其中上述第2布线与上述第5布线系形成于同一层,上述第3布线与上述第4布线系形成于同一层。15.如申请专利范围第1项之半导体记忆装置,其中之第一及第二磁阻效应元件为TMR元件或GMR元件。16.如申请专利范围第1项之半导体记忆装置,其中上述第一及第二磁阻效应元件为TMR元件或GMR元件,上述TMR元件为包含一层的隧道接合层之单层隧道接合结构,或包含两层的双层隧道接合结构。17.如申请专利范围第3项之半导体记忆装置,其中使电流流通于上述第1布线与上述第2或第3布线中之一,藉此以使第一或第二状态写入于上述复数个第一磁阻效应元件中任意的第一磁阻效应元件。18.如申请专利范围第17项之半导体记忆装置,其中使第一电流流通于上述复数个第一磁阻效应元件,并记忆该第一电流之第一电流値,经使上述第一或第二状态再写入于上述任意的第一磁阻效应元件后,使第二电流流通于上述复数个第一磁阻效应元件,并记忆该第二电流之第一电流値,且将上述第一电流値与上述第二电流値加以比较,以辨别写入于上述任意的第一磁阻效应元件之上述第一或第二状态。19.如申请专利范围第4项之半导体记忆装置,其中使电流流通于上述第1布线与上述第2或第3布线中之一,以使第一或第二状态写入于上述复数个第一磁阻效应元件中任意的第一磁阻效应元件。20.如申请专利范围第19项之半导体记忆装置,其中使第一电流流通于上述互相连接成串联或并联的第一磁阻效应元件,并记忆该第一电流之第一电流値,经使上述第一或第二状态再写入于上述任意的第一磁阻效应元件后,使第二电流流通于上述互相连接成串联或并联的第一磁阻效应元件,并记忆该第二电流之第一电流値,且将上述第一电流値与上述第二电流値加以比较,以辨别写入于上述任意的第一磁阻效应元件之上述第一或第二状态。图式简单说明:图1系显示关于本发明第一实施形态的半导体记忆装置之剖面图。图2系关于本发明之第一实施形态,显示将TMR元件连接成串联的半导体记忆装置之剖面图。图3系关于本发明之第一实施形态,显示将TMR元件连接成并联的半导体记忆装置之剖面图。图4A、4B系关于本发明之各实施形态,显示单层隧道接合结构的TMR元件之剖面图。图5A、5B系关于本发明之各实施形态,显示双层隧道接合结构的TMR元件之剖面图。图6系显示依照传统技术的半导体记忆装置之俯视图。图7系显示关系到本发明第一实施形态的半导体记忆装置之俯视图。图8系显示关系到本发明第二实施形态的半导体记忆装置之剖面图。图9系显示依照传统技术的半导体记忆装置之俯视图。图10系显示关系到本发明第二实施形态的半导体记忆装置之剖面图。图11系显示关系到本发明第三实施形态的半导体记忆装置之剖面图。图12系关于本发明之第四实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图13系关于本发明之第四实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图14系关于本发明之第四实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图15系关于本发明之第五实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图16系关于本发明之第五实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图17系关于本发明之第五实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图18系关于本发明之第六实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图19系关于本发明之第六实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图20系关于本发明之第六实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图21系关于本发明之第七实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图22系关于本发明之第七实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图23系关于本发明之第七实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图24系关于本发明之第八实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图25系关于本发明之第八实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图26系关于本发明之第八实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图27系关于本发明之第九实施形态,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图28系关于本发明之第九实施形态,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图29系关于本发明之第九实施形态,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图30系关于本发明第九实施形态之变形例,显示将第一实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图31系关于本发明第九实施形态之变形例,显示将第二实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图32系关于本发明第九实施形态之变形例,显示将第三实施形态之记忆格部加以变形的半导体记忆装置之剖面图。图33系显示依照传统技术的半导体记忆装置之电路图。图34系显示依照传统技术的半导体记忆装置之概略剖面图。图35系显示具有依照传统技术的电阻元件之半导体记忆装置剖面图。图36系显示具有依照传统技术的保险丝元件之半导体记忆装置剖面图。 |
