| 主权项 |
1.一种含有记忆行列之半导体关联性记忆体,包含:单位储存电路,各具有k数元安排成R列及W行(R,W,k为自然数);单位比较电路,安排成R列及W行,用于k数元之每单位处比较字长度上之Wxk数元之输入资料及该单位储存电路中所储存之基准资料;加权字比较器,用以对单位比较电路之每列所输出之资料之每一数元加权;R列之列解码器;及Wk行之行解码器。2.如申请专利范围第1项所述之半导体关联性记忆体,其中,记忆行列中之该单位由二进位译码资料构成,及该单位之数元数k在使用Hamming距离由输入资料搜索基准资料之情形,该单位之数元数k为k=1,及在使用Manhattan距离之情形,k>1。3.如申请专利范围第2项所述之半导体关联性记忆体,另包含一赢者列队放大器,提供该记忆行列中每一列之连接,赢者列队放大器包含:一赢者/输者距离放大单位;一反馈信号产生部份,包含于该赢者/输者距离放大单位中;一比较信号调节单位,用以由使用反馈信号产生部份输出之反馈信号,调节加权字比较器之比较信号,俾赢者/输者距离放大单位之放大因数极大化;及一反馈信号译码部份,用以由对馈信号译码,输出赢者之匹配品质。4.如申请专利范围第3项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含记忆行列之每一列之一推挽放大器,二电晶体用以接收非反相/反相激发信号,及一补偿电容器;该反馈信号产生部份包含:一源极随耦拉下电晶体,设置于记忆行列之每一列上,用以由其闸极接收推挽放大器之输出;及一拉上电晶体,为记忆行列之所有列共用,且串连至每一拉下电晶体;该比较信号调节单位包含记忆行列之每一列之一通过电晶体,用以调节加权字比较器之输出信号电流,及一源极随耦拉上电晶体,用以变换该输出电流为一中间电位,其中,该反馈信号输入至源极随耦拉上电晶体之闸极,同时该激发信号输入至通过电晶体之闸极。5.如申请专利范围第4项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之一赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至第n级之赢者全取放大器之输出部份。6.如申请专利范围第4项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。7.如申请专利范围第4项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。8.如申请专利范围第3项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含该记忆行列中之每一列之一电流镜放大器及一补偿电容器,该反馈信号产生部份包含一Min/Max电路,此操作于高速上;该比较信号调节单位包含一源极随耦拉上电晶体,用以变换自加权字比较器所输出之信号电流为中间电位,及一位准转移器用以转移其电压位准之反馈信号,并输入转移之反馈信号至构成加权字比较器之每一电晶体之源极。9.如申请专利范围第8项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之一赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。10.如申请专利范围第8项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。11.如申请专利范围第8项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。12.如申请专利范围第3项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。13.如申请专利范围第3项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。14.如申请专利范围第3项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。15.如申请专利范围第1项所述之半导体关联性记忆体,其中,当使用Hamming距离执行根据输入资料取出基准资料时,该单位储存电路由一SRAM式记忆胞构成,该单位比较电路由一2输入互斥或(EXOR)电路或2输入互斥反或(EXNOR)电路构成,各连接至构成该SRAM式记忆胞之一闩电路之一互补输出部份,该加权之字比较器包含一电晶体,或相互串连之二电晶体,连接至2输入EXOR电路或2输入EXNOR电路。16.如申请专利范围第15项所述之半导体关联性记忆体,另包含一赢者列队放大器,提供该记忆行列中每一列之连接,赢者列队放大器包含:一赢者/输者距离放大单位;一反馈信号产生部份,包含于该赢者/输者距离放大单位中;一比较信号调节单位,用以由使用反馈信号产生部份输出之反馈信号,调节加权字比较器之比较信号,俾赢者/输者距离放大单位之放大因数极大化;及一反馈信号译码部份,用以由对反馈信号译码,输出赢者之匹配品质。17.如申请专利范围第15项所述之半导体关联性记忆体,其中,加权字比较器中之输出资料之加权由选择构成加权字比较器之该一电晶体或相互串连之该二电晶体之任一之闸极宽度与闸极长度之比率値执行。18.如申请专利范围第16项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含记忆行列之每一列之一推挽放大器,二电晶体用以接收非反相/反相激发信号,及一补偿电容器;该反馈信号产生部份包含:一源极随耦拉下电晶体,设置于记忆行列之每一列上,用以由其闸极接收推挽放大器之输出;及一拉上电晶体,为记忆行列之所有列共用,且串连至每一拉下电晶体;该比较信号调节单位包含记忆行列之每一列之一通过电晶体,用以调节加权字比较器之输出信号电流,及一源极随耦拉上电晶体,用以变换该输出电流为一中间电位,其中,该反馈信号输入至源极随耦拉上电晶体之闸极,同时该激发信号输入至该通过电晶体之闸极。19.如申请专利范围第18项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。20.如申请专利范围第18项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。21.如申请专利范围第18项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。22.如申请专利范围第16项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含该记忆行列中之每一列之一电流镜放大器及一补偿电容器,该反馈信号产生部份包含一Min/Max电路,此操作于高速上;该比较信号调节单位包含一源极随耦拉上电晶体,用以变换自加权字比较器所输出之信号电流为中间电位,及一位准转移器用以转移其电压位准之反馈信号,并输入转移之反馈信号至构成加权字比较器之每一电晶体之源极。23.如申请专利范围第22项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之一赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。24.如申请专利范围第22项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。25.如申请专利范围第22项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。26.如申请专利范围第16项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。27.如申请专利范围第16项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。28.如申请专利范围第16项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。29.如申请专利范围第1项所述之半导体关联性记忆体,其中,当使用Hamming距离执行根据输入资料取出基准资料时,该单位储存电路包含k(>1)数元之一互补输入部份及一互补输出部份,该单位比较电路包含一功能用以自互补输入部份之输入信号减互补输出部份之输出信号,及一功能用以计算该相减结果之绝对値,该加权之字比较器包含一电晶体,或相互串连之二电晶体,连接至单位比较电路之输出部份。30.如申请专利范围第29项所述之半导体关联性记忆体,另包含一赢者列队放大器,提供该记忆行列中每一列之连接,赢者列队放大器包含:一赢者/输者距离放大单位;一反馈信号产生部份,包含于该赢者/输者距离放大单位中;一比较信号调节单位,用以由使用反馈信号产生部份输出之反馈信号,调节加权字比较器之比较信号,俾赢者/输者距离放大单位之放大因数极大;及一反馈信号译码部份,用以由对反馈信号译码,输出赢者之匹配品质。31.如申请专利范围第29项所述之半导体关联性记忆体,其中,加权字比较器中之输出资料之加权由选择构成加权字比较器之该一电晶体或相互串连之该二电晶体之任一之闸极宽度与闸极长度之比率値执行。32.如申请专利范围第30项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含记忆行列之每一列之一推挽放大器,二电晶体用以接收非反相/反相激发信号,及一补偿电容器;该反馈信号产生部份包含:一源极随耦拉下电晶体,设置于记忆行列之每一列上,用以由其闸极接收推挽放大器之输出;及一拉上电晶体,为记忆行列之所有列共用,且串连至每一拉下电晶体;该比较信号调节单位包含记忆行列之每一列之一通过电晶体,用以调节加权字比较器之输出信号电流,及一源极随耦拉上电晶体,用以变换该输出电流为一中间电位,其中,该反馈信号输入至源极随耦拉上电晶体之闸极,同时该激发信号输入至通过电晶体之闸极。33.如申请专利范围第32项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。34.如申请专利范围第32项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配第n级之赢者全取放大器之输出信号电压。35.如申请专利范围第32项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。36.如申请专利范围第30项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含该记忆行列中之每一列之一电流镜放大器及一补偿电容器,该反馈信号产生部份包含一极小/极大(Min/Max)电路,此操作于高速上;该比较信号调节单位包含一源极随耦拉上电晶体,用以变换自加权字比较器所输出之信号电流为中间电位,及一位准转移器用以转移其电压位准之反馈信号,并输入转移之反馈信号至构成加权字比较器之每一电晶体之源极。37.如申请专利范围第36项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。38.如申请专利范围第36项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。39.如申请专利范围第36项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。40.如申请专利范围第30项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。41.如申请专利范围第30项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。42.如申请专利范围第30项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。43.如申请专利范围第1项所述之半导体关联性记忆体,另包含一赢者列队放大器,提供该记忆行列中每一列之连接,赢者列队放大器包含:一赢者/输者距离放大单位;一反馈信号产生部份,包含于该赢者/输者距离放大单位中;一比较信号调节单位,用以由使用反馈信号产生部份输出之反馈信号,调节加权字比较器之比较信号,俾赢者/输者距离放大单位之放大因数最大;及一反馈信号译码部份,用以由对反馈信号译码,输出赢者之匹配品质。44.如申请专利范围第43项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含记忆行列之每一列之一推挽放大器,二电晶体用以接收非反相/反相激发信号,及一补偿电容器;该反馈信号产生部份包含:一源极随耦拉下电晶体,设置于记忆行列之每一列上,用以由其闸极接收推挽放大器之输出;及一拉上电晶体,为记忆行列之所有列共用,且串连至每一拉下电晶体;该比较信号调节单位包含记忆行列之每一列之一通过电晶体,用以调节加权字比较器之输出信号电流,及一源极随耦拉上电晶体,用以变换该输出信号电流为一中间电位,其中,该反馈信号输入至源极随耦拉上电晶体之闸极,同时该激发信号输入至通过电晶体之闸极。45.如申请专利范围第44项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。46.如申请专利范围第44项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。47.如申请专利范围第44项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。48.如申请专利范围第43项所述之半导体关联性记忆体,其中,该赢者/输者距离放大单位包含该记忆行列中之每一列之一电流镜放大器及一补偿电容器,该反馈信号产生部份包含一Min/Max电路,此操作于高速上;该比较信号调节单位包含一源极随耦拉上电晶体,用以变换自加权字比较器所输出之信号电流为中间电位,及一位准转移器用以转移其电压位准之反馈信号,并输入转移之反馈信号至构成加权字比较器之每一电晶体之源极。49.如申请专利范围第48项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。50.如申请专利范围第48项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。51.如申请专利范围第48项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。52.如申请专利范围第43项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列中每一列之连接,该赢者全取电路包含:一位准转移器,如所需构造;n级(n为正整数)之赢者全取放大器,俾进一步放大赢者/输者距离放大单位之赢者/输者距离输出信号;及一最后决定电路,连接至赢者全取放大器之第n级之输出部份。53.如申请专利范围第43项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含一单级之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾一单级之赢者全取放大器之放大因数极大化,该单级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该单级之赢者全取放大器之输出信号电压,该单级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该单级之赢者全取放大器之输出信号电压。54.如申请专利范围第43项所述之半导体关联性记忆体,另包含一赢者全取电路,提供记忆行列之每一列之连接,该赢者全取电路包含n级(n为大于1之整数)之一位准转移器及一赢者全取放大器,该位准转移器转移赢者/输者距离放大单位之输出信号电压之位准,俾第一级之赢者全取放大器之放大因数极大化,该第一级之赢者全取放大器包含电晶体用以变换转移之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第一级之赢者全取放大器之输出信号电压,该第i级(i为大于1之整数,但不大于n)之赢者全取放大器包含电晶体用以变换第(i-l)级之赢者全取放大器之输出信号电压为该放大器中之电流变化,及电晶体用以变换该放大器中之电流变化为该第i级之赢者全取放大器之输出信号电压,该第n级之赢者全取放大器包含一最后决定电路,设置于其一输出部份处,由反相器构成,具有调节之交换临限电压,俾匹配该第n级之赢者全取放大器之输出信号电压。55.一种半导体关联性记忆体,包含:一记忆行列,包含:单位储存电路,各具有k数元,安排成R列及W行(R,W,k为自然数),单位比较电路,安排成R列及W行,用以在k数元之每一单位比较字长度之Wxk数元之输入资料及单位储存电路中所储存之基准资料,加权字比较器,用以对单位比较电路之每一列之输出资料之每一数元加权,R列之列解码器,及Wxk行之行解码器;一赢者列队放大器,提供记忆行列中每一列之连接,包含:一赢者/输者距离放大单位,一反馈信号产生部份,包含于赢者/输者距离放大单位中,一比较信号调节单位,用以调节加权字比较器之比较信号,俾由使用自反馈信号产生部份所输出之反馈信号,使赢者/输者距离放大单位之放大因数极大化,及一反馈信号译码部份,用以由对反馈信号译码,输出赢者之匹配品质;及一赢者全取电路,提供记忆行列中每一列之连接,包含:一位准转移器,视需要构造,一n级(n为正整数)之赢者全取放大器,用以放大赢者/输者距离放大单位之赢者/输者距离输出信号,及一最后决定电路,连接至赢者全取放大器之第n级之输出部份,其中,反馈信号输入至构成该加权字比较器之每一电晶体之源极,或构成加权较器之相互串连之二电晶体之任一之闸极。56.如申请专利范围第55项所述之半导体关联性记忆体,其中,当构成加权之字比较器之每一电晶体或构成加权之字比较器之串连之二电晶体之导电性型倒反时,构成赢者/输者距离放大单位及反馈信号产生部份之每一电晶体之导电性型倒反,赢者/输者距离放大单位及反馈信号产生部份之激发信号之极性倒反,及构成赢者全紧电路之电晶体之导电性型倒反,同时赢者/输者距离放大单位,反馈信号产生部份,及赢者全取电路之电源端及地端交换。57.如申请专利范围第55项所述之半导体关联性记忆体,其中,构成赢者列队放大器及赢者全取电路之电晶体数与记忆行列中之列数R成比例。图式简单说明:图1为本发明之第一实施例之关联性记忆体之方块图;图2A显示本发明之第二实施例之使用Hamming距离之单位比较电路及加权字比较器之电路结构,并显示在加权字比较器中使用nMOS电晶体之电路之结构;图2B显示本发明之第二实施例之使用Hamming距离之单位比较电路及加权字比较器之电路结构,并显示在加权字比较器中使用pMOS电晶体之电路之结构;图3显示本发明之第三实施例之使用Manhattan距离之单位比较电路及加权字比较器之电路结构;图4显示本发明之第四实施例之赢者列队电路之方块图结构;图5显示本发明之第四实施例之一简单赢者列队电路之方块图结构;图6A显示赢者列队电路之原理,显示调节不足之非所需情形;图6B显示赢者列队电路之原理,显示过度调节之非所需情形;图6C显示赢者列队电路之原理,显示列队调节之所需情形;图7显示加权字比较器之结构及反馈方法;图8显示加权字比较器之另一结构及另一反馈方法;图9显示本发明之第七实施例之改良之赢者列队电路,加装一反馈电路于加权之字比较器上;图10显示本发明之第八实施例之赢者全取电路之结构;图11为本发明之第九实施例之CMOS关联性记忆晶片之图像;图12为图表,其中,由模拟获得随赢者/输入距离而定之赢者搜索时间,以赢者/最接近之输者距离作为本发明之参数;及图13为图表,其中,由模拟获得随赢者/输入距离而定之比较信号差,以赢者/最接近之输者距离作为参数。 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