| 主权项 |
1.一种与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体(EPROM)之制造方法,适用于一记忆胞区,该制造方法包括:提供一基底,其中该基底中已形成一元件隔离区,用以定义出一条状主动区;于该基底中形成一第一导电型之深井区,该第一导电型之深井区含盖该元件隔离区下方和该主动区;于该主动区上形成一闸极氧化层;于已形成该闸极氧化层的该基底上形成一导电层;定义该导电层,以形成一对浮置闸极和一对选择闸极,该对浮置闸极和该对选择闸极之间具有一间隙,其中该对选择闸极成条状,与该主动区互相垂直,且该对选择闸极设置于该对浮置闸极之间;于该第一导电型之深井区中形成一第二导电型之井区,且该第二导电型之井区位于该对浮置闸极和该对选择闸极下方;于该第二导电型之井区之两侧形成一对源极区,该对源极区藉由该第一导电型之深井区而电性连接;以及于该第二导电型之井区中形成一汲极区,且该汲极区位于该对选择闸极之间。2.如申请专利范围第1项所述之与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体之制造方法,其中该元件隔离区为场氧化区。3.如申请专利范围第1项所述之与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体之制造方法,其中该元件隔离区为浅沟槽隔离区。4.如申请专利范围第1项所述之与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体之制造方法,其中该导电层为多晶矽层。5.如申请专利范围第1项所述之与CMOS制程相容的单层多矽型可抹除且可程式唯读记忆体之制造方法,其中形成该对浮置闸极和该对选择闸极的方法包括下列步骤:于该导电层上形成一罩幕层,该罩幕层大致具有该对浮置闸极和该对选择闸极的图案;于该罩幕层的侧边形成一间隙壁,且该间隙壁控制该对浮置闸极和该对选择闸极之间的该间隙之距离;以及以该罩幕层和该间隙壁为蚀刻罩幕,对该导电层进行蚀刻。6.如申请专利范围第5项所述之与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体之制造方法,其中该第二导电型之井区的形成方法包括:于已形成该罩幕层和该间隙壁的该基底上形成一光阻层,该光阻层中定义出大致对应于该汲极区且与该对选择闸极平行的图案;以该光阻层为罩幕,进行离子植入步骤,以植入该第二导电型之掺质于该第一导电型之深井区中;剥除该光阻层;进行热趋入步骤,使该第二导电型之掺质扩散,而形成扩散至该对浮置闸极下之条状该第二导电型之井区;以及剥除该罩幕层和该间隙壁。7.如申请专利范围第1项所述之与CMOS制程相容的单层多晶矽型可抹除且可程式唯读记忆体之制造方法,其中在形成该对源极区期间,更包括于该第一导电层的表面形成一介电层,并填满该对浮置闸极和该对选择闸极之间的该间隙。8.一种单层多晶矽型可抹除且可程式唯读记忆体(EPROM)之结构,适用于一基底之一记忆胞区,该结构包括:一元件隔离区设置于该基底中,用以定义出一条状主动区;一第一导电型之深井区设置于该基底中,该第一导电型之深井区含盖该元件隔离区下方和该主动区;一闸极氧化层设置于该基底表面之该主动区;一对选择闸极设置于该闸极氧化层和该元件隔离区上,该对选择闸极成条状,与该主动区互相垂直;一对浮置闸极设置于该闸极氧化层上,对应于该主动区,该对浮置闸极和该对选择闸极之间具有一间隙,一第二导电型之井区设置于该第一导电型之深井区中,且该第二导电型之井区位于该对浮置闸极和该对选择闸极下方;一对源极区设置于该第二导电型之井区之两侧,该对源极区藉由该第一导电型之深井区而电性连接;以及一汲极区设置于该第二导电型之井区中,且该汲极区位于该对选择闸极之间。9.如申请专利范围第8项所述之单层多晶矽型可抹除且可程式唯读记忆体之结构,其中该元件隔离区为场氧化区。10.如申请专利范围第8项所述之单层多晶矽型可抹除且可程式唯读记忆体之结构,其中该元件隔离区为浅沟槽隔离区。11.如申请专利范围第8项所述之单层多晶矽型可抹除且可程式唯读记忆体之结构,其中该对浮置闸极和该对选择闸极的材质为多晶矽。12.如申请专利范围第8项所述之单层多晶矽型可抹除且可程式唯读记忆体之结构,其中该对源极区更包括分别延伸至该对浮置闸极下方半宽处。13.一种单层多晶矽型可抹除且可程式唯读记忆体(EPROM)之程式化的方法,其中该单层多晶矽型可抹除且可程式唯读记忆体之共用一汲极的两记忆胞结构包括:一元件隔离区设置于该基底中,用以定义出一条状主动区;一第一导电型之深井区设置于该基底中,该第一导电型之深井区含盖该元件隔离区下方和该主动区;一闸极氧化层设置于该基底表面之该主动区;一对选择闸极设置于该闸极氧化层和该元件隔离区上,该对选择闸极成条状,与该主动区互相垂直;一对浮置闸极设置于该闸极氧化层上,对应于该主动区,该对浮置闸极和该对选择闸极之间具有一间隙,一第二导电型之井区设置于该第一导电型之深井区中,且该第二导电型之井区位于该对浮置闸极和该对选择闸极下方;一对源极区设置于该第二导电型之井区之两侧,该对源极区藉由该第一导电型之深井区而电性连接;以及一汲极区设置于该第二导电型之井区中,且该汲极区位于该对选择闸极之间,对选定的一记忆胞施加程式化偏压的方法包括下列步骤:施加一第一正电压于选定的该记忆胞之该选择闸极,该第一正电压为1.5 ~ 2V;施加一第二正电压于该对源极,该第二正电压为10~ 12V;将该第二导电型之井区接地;将该汲极接地;以及将对应于未选定之记忆胞之该选择闸极接地,该些程式化偏压导致载子发生源极端注入(SSI),而将载子写入选定的该记忆胞之该浮置闸极中。14.一种单层多晶矽型可抹除且可程式唯读记忆体(EPROM)之读取的方法,其中该单层多晶矽型可抹除且可程式唯读记忆体之共用一汲极的两记忆胞结构包括:一元件隔离区设置于该基底中,用以定义出一条状主动区;一第一导电型之深井区设置于该基底中,该第一导电型之深井区含盖该元件隔离区下方和该主动区;一闸极氧化层设置于该基底表面之该主动区;一对选择闸极设置于该闸极氧化层和该元件隔离区上,该对选择闸极成条状,与该主动区互相垂直;一对浮置闸极设置于该闸极氧化层上,对应于该主动区,该对浮置闸极和该对选择闸极之间具有一间隙,一第二导电型之井区设置于该第一导电型之深井区中,且该第二导电型之井区位于该对浮置闸极和该对选择闸极下方;一对源极区设置于该第二导电型之井区之两侧,该对源极区藉由该第一导电型之深井区而电性连接;以及一汲极区设置于该第二导电型之井区中,且该汲极区位于该对选择闸极之间,对选定的一记忆胞施加读取偏压的方法包括下列步骤:施加一第一正电压于选定的该记忆胞之该选择闸极,该第一正电压为Vcc;施加一第二正电压于该汲极,该第二正电压为2.0V;以及将对应于未选定之记忆胞之该选择闸极接地。图式简单说明:第1A~1C图系表示传统单层多晶矽型EPROM记忆胞100。第1A图显示记忆胞100的平面图,第1B图系为第1A图的1B-1B切线的剖面图,第1C图系为第1A图的1C-1C切线的剖面图。第2图系为根据本发明较佳实施例之单层多晶矽型EPROM的布局图。第3A~9A图系为第2图的A-A剖面图。第3B~9B图系表示周边电路区的剖面图。第5C图系为第2图的C-C切线的剖面图。第10图系表示本发明之单层多晶矽型EPROM的写入方法。第11图系表示本发明之单层多晶矽型EPROM的读取方法。 |
