| 主权项 |
1.一种叠堆闸式非挥发性记忆元件及其无接点记忆阵列的制造方法,该方法至少包含:备妥一种第一导电型的一个半导体基板;交变地形成复数浅凹槽隔离(STI)区及复数主动区于该半导体基板上,其中上述之复数浅凹槽隔离区的每一个系填平一个第一突出场氧化物层及该复数主动区的每一个具有一个第一导电层形成于一个第一闸介电层之上;循序地形成一个第一闸间介电层、一个第二导电层、及一个第二罩幕介电层于由该第一突出场氧化物层和该第一导电层所交变地组成的一个平坦表面上以形成一种叠堆闸结构;藉由一个罩幕光阻的步骤成形该叠堆闸结构以定义垂直于该复数浅凹槽隔离区的复数叠堆闸区;循序地去除该第二罩幕介电层、该第二导电层、及该第一闸间介电层及接着非等向性地蚀刻该第一导电层以形成复数斜角漂浮闸层;以自动对准方式跨过该第一闸介电层及该复数斜角漂浮闸层分别或同时布植掺杂质于该半导体基板内以形成复数共源扩散区于共源区的每一个及复数共汲扩散区于共汲区的每一个;去除该复数斜角漂浮闸层外之该第一闸介电层并同时蚀刻该第一突出场氧化物层以形成第二突出场氧化物层;形成一个第一侧边墙介电层于该复数斜角漂浮闸层的每一个侧边墙上、一个第二侧边墙介电层于该第二导电层的每一个侧边墙上、及一个第二闸介电层于每一个暴露的半导体基板表面上;形成一个平面化第三导电层来填平该第二罩幕介电层之间所形成的每一个空隙;非等向性地回蚀该平面化第三导电层至约等于该第二突出场氧化物层之顶部的水平以形成共导电电极;形成一个热二氧化矽层于该共导电电极的每一个之上以氧化该第二突出场氧化物层之上的可能存留之导电材料;形成一个第一侧边墙介电垫层于该复数叠堆闸区的每一个侧边墙并置于该热二氧化矽层的一部份表面之上;藉由该第二罩幕介电层及该第一侧边墙介电垫层作为一个蚀刻罩幕非等向性地回蚀该第二突出场氧化物层至约等于该第二闸介电层的顶部水平以形成第三突出场氧化物层且同时去除该热二氧化矽层,然后再去除该共导电电极以形成源/汲侧边墙导电电极;去除该第二闸介电层且同时蚀刻该第三突出场氧化物层以形成一个第一平坦床于该共源区的每一个区及一个第二平坦床于该共汲区的每一个区;形成一个平面化第四导电层于该第一平坦床的每一个之上;藉由一个罩幕光阻的步骤回蚀置于该第一平坦床上的该平面化第四导电层以形成共源导电管线与该源侧边墙导电电极积体化连结;形成一个平面化厚二氧化矽层于该共源导电管线的每一个之上;堆积一个第一连线金属层于该平面化第四导电层、该第二罩幕介电层、及该平面化厚二氧化矽层之上;以及成形及同时蚀刻该第一连线金属层及与该汲侧边墙导电电极积体化连结的该平面化第四导电层以形成复数位元线与复数平面化第四导电岛积体化连结,其中上述之复数位元线的每一个与该共源导电管线互为垂直系藉由一个罩幕介电层对准于该复数主动区的每一个及两个侧边墙介电垫层形成于该罩幕介电层的每一个侧边墙之上来定义。2.如申请专利范围第1项所述之方法,其中上述之第二导电层至少包含一个掺杂复晶矽层或一个掺杂复晶矽层覆盖一个矽化钨(WSi2)层。3.如申请专利范围第1项所述之方法,其中上述之第二罩幕介电层至少包含一个氮化矽或氧氮化矽(oxynitride)层或一个复合介电层诸如一个氮化矽层覆盖于一个二氧化矽层之上。4.如申请专利范围第1项所述之方法,其中上述之共导电电极至少包含一个掺杂复晶矽或掺杂非晶矽层5.如申请专利范围第1项所述之方法,其中上述之共源导电管线至少包含一个高剂量离子布植复晶矽层或一个高剂量离子布植复晶矽层覆盖有一个金属层诸如钨(W)或矽化(silicided)有一个耐高温(refractory)金属矽化物层诸如一个矽化钛(TiSi2)或矽化钴(CoSi2)层。6.如申请专利范围第1项所述之方法,其中上述之平面化导电岛至少包含一个高剂量离子布植复晶矽岛或一个高剂量离子布植复晶矽岛矽化有一个耐高温金属矽化物层诸如一个矽化钛(TiSi2)或矽化钴(CoSi2)层。7.如申请专利范围第1项所述之方法,其中上述之第一侧边墙介电层至少包含一个热复晶矽氧化层或一个氮化热复晶矽氧化层,其厚度系介于100埃和250埃之间。8.如申请专利范围第1项所述之方法,其中上述之第一连线金属层至少包含一个铝或铜层形成于一个障碍金属层诸如一个氮化钛(TiN)或氮化钽(TaN)层之上。9.如申请专利范围第1项所述之方法,其中上述之共汲扩散区至少包含一种第二导电型的一个高掺杂汲扩散区形成于该第一或该第二导电型的一个中度掺杂或淡掺杂汲扩散区之内。10.如申请专利范围第1项所述之方法,其中上述之共源扩散区至少包含一种第二导电型的一个高掺杂源扩散区形成于该第二导电型的一个淡掺杂源扩散区内。11.一种叠堆闸式非挥发性记忆元件及其无接点记忆阵列的制造方法,该方法至少包含:备妥一种第一导电型的一个半导体基板;交变地形成复数浅凹槽隔离(STI)区及复数主动区于该半导体基板上,其中上述之复数浅凹槽隔离区的每一个系填平一个第一突出场氧化物层及该复数主动区的每一个具有一个第一导电层形成于一个第一闸介电层之上;循序地形一个第一闸间介电层、一个第二导电层、及一个第二罩幕介电层于由该第一突出场氧化物层和该第一导电层所交变地组成的一个平坦表面上以形成一种叠堆闸结构;藉由一个罩幕光阻的步骤成形该叠堆闸结构以定义垂直于该复数浅凹槽隔离区的复数叠堆闸区;循序地去除第二罩幕介电层、该第二导电层、及该第一闸间介电层并接着非等向性地蚀刻该第一导电层以形成复数斜角漂浮闸层;以自动对准方式跨过该第一闸介电层及该复数斜角漂浮闸层布植掺杂质于该半导体基板内以形成一种第二导电型的复数共源/汲扩散区于共源/汲区的每一个;去除该复数漂浮闸层外的该第一闸介电层且同时蚀刻该第一突出场氧化物层以形成第二突出场氧化物层;形成一个第一侧边墙介电层于该复数斜角漂浮闸层的每一个侧边墙上、一个第二侧边墙介电层于该第二导电层的每一个侧边墙上、及一个第二闸介电层于每一个暴露的半导体基板表面上;形成一个平面化第三导电层来填平该第二罩幕介电层之间所形成的每一个空隙;非等向性地回蚀该平面化第三导电层至约等于或小于该第二突出场氧化物层之顶部的水平以形成共导电电极;形成一个热二氧化矽层于该共导电电极的每一个之上以氧化该第二突出场氧化物层之上的可能存留之导电材料;形成一个第一侧边墙介电垫层于该复数叠堆闸区的每一个侧边墙上并置于该热二氧化矽层的一部份表面之上;藉由该第二罩幕介电层及该第一侧边墙介电垫层作为一个蚀刻罩幕循序地去除该热二氧化矽层、该共导电电极、及该第二闸介电层,其中上述之第二突出场氧化物层亦同时被蚀刻以形成第三突出场氧化物层;形成一个平面化第四导电层以填平该第二罩幕介电层间的每一个空隙;回蚀该平面化第四导电层至少许小于该第三突出场氧化物层的顶部水平以形成自动定位共源/汲导电岛与该源/汲侧边墙导电电极积体化连结且置于该共源/汲扩散区之上;形成一个平面化厚二氧化矽层于该第三突出场氧化物层及该自动定位共源/汲导电岛的每一个之上;堆积一个第一连线金属层于该平面化厚二氧化矽层及该第二罩幕介电层之上;以及成形及蚀刻该第一连线金属层以形成复数位元线,其中上述之复数位元线的每一个与延伸第二导电层所组成的复数字线互为垂直系藉由一个罩幕介电层对准于该复数主动区的每一个及两个侧边墙介电垫层形成于该罩幕介电层的每一个侧边墙上来定义。12.如申请专利范围第11项所述之方法,其中上述之复数位元线的每一个与置于汲选择电晶体之复数共汲扩散区之上的复数平面化共汲导电岛积体化连结系同时成形及蚀刻。13.如申请专利范围第11项所述之方法,其中上述之复数共源导电管线与该复数浅凹槽隔离区互为垂直系形成于复数第一平坦床之上而该复数第一平坦床的每一个系由一个蚀平第一突出场氧化物层及源选择电晶体的一个共源扩散区所交变地组成。14.如申请专利范围第11项所述之方法,其中上述之自动定位共源/汲导电岛至少包含一个高剂量离子布植复晶矽岛或一个高剂量离子布植复晶矽岛矽化有一个耐高温金属矽化物层诸如一个矽化钴(CoSi2)或矽化钛(TiSi2)层。15.如申请专利范围第11项所述之方法,其中上述之延伸第二导电层至少包含一个掺杂复晶矽层或一个掺杂复晶矽层覆盖一个矽化钨(WSi2)层。16.如申请专利范围第11项所述之方法,其中上述之共导电电极系由掺杂复晶矽或掺杂非晶矽所组成。17.一种叠堆闸式非挥发性记忆元件及其无接点记忆阵列的制造方法,该方法至少包含:备妥一种第一导电型的一个半导体基板;交变地形成复数浅凹槽隔离(STI)区及复数主动区于该半导体基板上,其中上述之复数浅凹槽隔离区的每一个系填平一个第一突出场氧化物层及该复数主动区的每一个具有一个第一导电层形成于一个第一闸介电层之上;循序地形成一个第一闸间介电层、一个第二导电层、及一个第二罩幕介电层于由该第一突出场氧化物层和该第一导电层所交变地组成的一个平坦表面上以形成一种叠堆闸结构;藉由一个罩幕光阻的步骤成形该叠堆闸结构以定义垂直于该复数浅凹槽隔离区的复数叠堆闸区;循序地去除该第二罩幕介电层、该第二导电层、及该第一闸间介电层并接着非等向性地蚀刻该第一导电层以形成复数斜角漂浮闸层;以自动对准方式跨过该第一闸介电层及该复数斜角漂浮闸层分别布植掺杂质于该半导体基板内以形成复数共源扩散区于共源区的每一个及复数共汲扩散区于共汲区的每一个;去除该复数斜角漂浮闸层外之该第一闸介电层并同时蚀刻该第一突出场氧化物层以形成第二突出场氧化物层;形成一个第一侧边墙介电层于该复数斜角漂浮闸层的每一个侧边墙上、一个第二侧边墙介电层于该第二导电层的每一个侧边墙上、及一个第二闸介电层于每一个暴露的半导体基板表面上;形成一个平面化第三导电层来填平该第二罩幕介电层之间所形成的每一个空隙;非等向性地回蚀该平面化第三导电层至约等于该第二突出场氧化物层之顶部的水平以形成共导电电极;形成一个热二氧化矽层于该共导电电极的每一个之上以氧化该第二突出场氧化物层之上的可能存留之导电材料;形成一个第一侧边墙介电垫层于该复数叠堆闸区的每一个侧边墙上并置于该热二氧化矽层的一部份表面之上;藉由该第二罩幕介电层及该第一侧边墙介电垫层作为一个蚀刻罩幕非等向性地回蚀该第二突出场氧化物层至约等于该第二闸介电层的顶部水平以形成第三突出场氧化物层且同时去除该热二氧化矽层,然后再去除该共导电电极以形成源/汲侧边墙导电电极;去除该第二闸介电层且同时蚀刻该第三突出场氧化物层以形成一个第一平坦床于该共源区的每一个区及一个第二平坦床于该共汲区的每一个区;形成一个平面化第四导电层于该第一及该第二平坦床的每一个之上;回蚀该平面化第四导电层以形成共源导电管线与该源侧边墙导电电极积体化连结及形成共汲导电管线与该汲侧边墙导电电极积体化连结;形成一个平面化厚二氧化矽层于该共源/汲导电管线的每一个之上;利用非等向乾式蚀刻法选择性地去除置于该第二导电层之上的该第二罩幕介电层;形成一个平面化第五导电层于该第二导电层的每一个之上;堆积一个第一连线金属层于该平面化第五导电层及该平面化厚二氧化矽层之上;以及成形及同时蚀刻该第一连线金属层、该平面化第五导电层、及该第二导电层以形成复数字线与复数平面化控制闸导电岛积体化连结,其中上述之复数字线的每一个与该复数共源/汲导电管线互为垂直系藉由一个罩幕介电层对准于该复数主动区的每一个及两个侧边墙介电垫层形成于该罩幕介电层的每一个侧边墙之上来定义。18.如申请专利范围第17项所述之方法,其中上述之共源/汲导电管线的每一个至少包含一个高剂量离子布植复晶矽层或一个高剂量离子布植复晶矽层覆盖有一个矽化钨(WSi2)层或矽化有一个耐高温金属矽化物层诸如一个矽化钛(TiSi2)或矽化钴(CoSi2)层。19.如申请专利范围第17项所述之方法,其中上述之平面化第五导电层至少包含一个钨(W)或矽化钨(WSi2)层形成于一个障碍金属层之上及该第二导电层至少包含一个掺杂复晶矽层。20.如申请专利范围第17项所述之方法,其中上述之共汲扩散区至少包含一种第二导电型的一个高掺杂汲扩散区形成于该第一或该第二导电型的一个中度掺杂或淡掺杂汲扩散区内及该共源扩散区至少包含该第二导电型的一个高掺杂源扩散区形成于该第二导电型的一个淡掺杂源扩散区之内。图式简单说明:图一A至图一C显示先前技术的简要建构图,其中图一A显示先前技术之一个典型叠堆闸式快闪记忆元件的一个剖面图;图一B显示先前技术之局部氧化矽(LOCOS)的沿着一个共源线之一个剖面图;以及图一C显示先前技术之浅凹槽隔离区(STI)的沿着一个共源线之一个剖面图。图二A和图二B显示本发明之简要建构图,其中图二A(a)揭示一种无接点非或型记忆阵列的一个顶视布建图;图二A(b)揭示一种无接点非且型记忆阵列的一个顶视布建图;图二A(c)揭示一种无接点平行共源/汲导电位元线记忆阵列的一个顶视布建图;图二B(a)揭示图二A(a)所示A-A'线之一对叠堆闸式非挥发性记忆元件的一个剖面图;图二B(b)揭示图二A(b)所示A-A'线之一对叠堆闸式非挥发性记忆元件的一个剖面图;以及图二B(c)揭示图二A(c)所示A-A'线之一对叠堆闸式非挥发性记忆元件的一个剖面图。图三A至图三F揭示制造一种叠堆闸式非挥发性半导体记忆元件及其无接点记忆阵列之一种浅凹槽隔离结构的制程步骤及其剖面图。图四A、图四B、图四C、图四D、图四E、图四F、图四G(a)、图四G(b)、图四G(c)、图四H(a)、图四H(b)及图四H(c)揭示制造一种叠堆闸式非挥发性半导体记忆元件及其无接点记忆阵列之制程步骤及其剖面图。图五A至图五C分别揭示图二A(a)及图四H(a)所示之一种无接点非或型记忆阵列沿着B-B'线、C-C'线、及D-D'线的剖面图。图六A至图六C分别揭示图二A(b)及图四H(b)所示之一种无接点非且型记忆阵列沿着B-B'线、C-C'线、及D-D'线的剖面图。图七A至图七C分别揭示图二A(c)及图四H(c)所示之一种无接点平行共源/汲导电位元线记忆阵列沿着B-B'线、C-C'线、及D-D'线的剖面图。 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