| 主权项 |
1.一种测试座介面电路板,其适用于测试一积体电路,该测试座介面电路板包括:一第一区讯号线接点,包括:一第一组讯号线接点;以及一第二组讯号线接点一第一区测试点,系连接至该第一区讯号线接点;一第二区讯号线接点,包括:一第三组讯号线接点;以及一第四组讯号线接点;以及一第二区测试点,系连接至该第二区讯号线接点;其中该第一组讯号线接点与该第二组讯号线接点系对称排列于该第一区测试点之两侧,该第三讯号线接点与该第四讯号线接点系对称排列于该第二区测试点之两侧。2.如申请专利范围第1项所述之测试座介面电路板,其中该第一区讯号线接点、该第一区测试点、该第二区讯号线接点、以及该第二区测试点系位于该测试座介面电路板中的一讯号层。3.如申请专利范围第1项所述之测试座介面电路板,其中该第一区讯号线接点系经由一第一组走线与该第一区测试点连接;以及该第二区讯号线接点系经由一第二组走线与该第二区测试点连接。4.如申请专利范围第3项所述之测试座介面电路板,其中该第一组走线中的每一条走线的走线距离均相同;以及该第二组中的每一条走线的走线距离均相同。5.如申请专利范围第1项所述之测试座介面电路板,其中该测试座介面电路板包括具有一第一参考电位之一第一参考层与具有一第二参考电位之一第二参考层。6.如申请专利范围第5项所述之测试座介面电路板,其中该第一参考层为接地层;以及该第二参考层为电源层。7.如申请专利范围第5项所述之测试座介面电路板,其中该第一参考电位为接地电位;以及该第二参考电位为电源电位。8.如申请专利范围第1项所述之测试座介面电路板,其中该第一区测试点与该第二区测试点系经由一测试座而连接至该积体电路。9.一种测试座介面电路板,其适用于测试一积体电路,该测试座介面电路板包括:一讯号层,包括:一第一区讯号线接点,包括:一第一组讯号线接点;以及一第二组讯号线接点一第一区测试点,系连接至该第一区讯号线接点;一第二区讯号线接点,包括:一第三组讯号线接点;以及一第四组讯号线接点;以及一第二区测试点,系连接至该第二区讯号线接点;一第一参考层,具有一第一参考电位;以及一第二参考层,具有一第二参考电位;其中该第一组讯号线接点与该第二组讯号线接点系对称排列于该第一区测试点之两侧,该第三讯号线接点与该第四讯号线接点系对称排列于该第二区测试点之两侧。10.如申请专利范围第9项所述之测试座介面电路板,其中该第一区讯号线接点系经由一第一组走线与该第一区测试点连接;以及该第二区讯号线接点系经由一第二组走线与该第二区测试点连接。11.如申请专利范围第10项所述之测试座介面电路板,其中该第一组走线中的每一条走线的走线距离均相同;以及该第二组中的每一条走线的走线距离均相同。12.如申请专利范围第9项所述之测试座介面电路板,其中该第一参考层为接地层;以及该第二参考层为电源层。13.如申请专利范围第9项所述之测试座介面电路板,其中该第一参考电位为接地电位;以及该第二参考电位为电源电位。14.如申请专利范围第9项所述之测试座介面电路板,其中该第一区测试点与该第二区测试点系经由一测试座而连接至该积体电路。图式简单说明:第1图绘示的是习知的一种测试座介面电路板的讯号连接图;第2图绘示的是爱德万T53XX系列记忆体测试系统介面电路模组的剖面图;第3图绘示的是依照本创作一较佳实施例的一种测试座介面电路板之布线结构图;以及第4图绘示的是依照本创作一较佳实施例的一种测试座介面电路板之讯号连接图。 |
