电抹除可程式化仅读记忆体陈列之分离式源极

摘要

一种电抹除可程式化仅读记忆体具有经由区分一阵列位元为两个或多个可切换共源极区段来减少一高电压写脉冲之电路负载。仅包含该等写入之位元单元的共源极区段被连接，其他共源极区段则保持非连接及不实质贡献至写脉冲之负载。具有多个可切换共同区段以减少在一写作动时连接在电抹除可程式化仅读记忆体阵列内寄生电容量，因此减少写电路上之负载。而且在一写作动时降低具有共源极区段之位元单元量可减少负面影响写动作之泄漏电流量。

主权项

1.一种电抹除可程式化仅读记忆体(EEPROM),包含:多个记忆体位元单元,其中该等多个记忆体位元单元被区分成至少两个群组位元单元,每一该至少两个群组位元单元具有一共同电路连接与该等至少两个群组位元单元之另一分离;及至少两个选择电路,每一该等至少两个选择电路连接至该等至少两个群组位元单元的各别一个之共同电路连接,其中该等至少两个选择电路被采用以选择至少两个群组位元单元之一当执行一作动于至少一个位元单元处时。2.如申请专利范围第1项之电抹除可程式化仅读记忆体,其中该共同电路连接是一共同源极连接。3.如申请专利范围第2项之电抹除可程式化仅读记忆体,其中该等至少两个选择电路包含一选择电晶体连接到至少两个群组位元单元之各一的共同源极连接。4.如申请专利范围第1项之电抹除可程式化仅读记忆体,其中每一该等多个位元单元包含一储存电晶体及一选择电晶体。5.如申请专利范围第4项之电抹除可程式化仅读记忆体,其中该储存电晶体包含一浮动闸极及一单元闸极,该浮动闸极则位于单元闸极,一源极及一共同汲极∕源极间。6.如申请专利范围第5项之电抹除可程式化仅读记忆体,其中该选择电晶体包含一选择闸极,一汲极及一共同汲极∕源极。7.如申请专利范围第6项之电抹除可程式化仅读记忆体,其中该储存电晶体的源极系连接到至少两个群组位元单元之一的共同源极连接。8.如申请专利范围第7项之电抹除可程式化仅读记忆体,其中一电子电荷经由连接储存电晶体的源极及选择电晶体的汲极至一电源供给共同电压而储存在储存电晶体的浮动闸极上,及将一程式化脉冲施于单元闸极和列选择闸极。9.如申请专利范围第7项之电抹除可程式化仅读记忆体,其中该储存电晶体的浮动闸极上一电子电荷经由该单元闸极至一电源供给共同电压,浮动该储存电晶体的源极及将一程式化脉冲施于列选择闸极及该选择电晶体的汲极。10.如申请专利范围第1项之电抹除可程式化仅读记忆体,其中该作动系从由读,写,抹除及待机之群组所选出。11.一种作动电抹除可程式化仅读记忆体(EEPROM)之方法,该方法包含下列步骤:区分多个记忆体位元单元成至少两个群组位元单元,每一该至少两个群组位元单元具有一共同电路连接与该等至少两个群组位元单元之另一分离;及连接至少两个选择电路至该等至少两个群组位元单元的各别一个之共同电路连接,其中该等至少两个选择电路被采用以选择至少两个群组位元单元之一当执行一作动于至少一个位元单元处时。12.如申请专利范围第11项之方法,其中该共同电路连接是一共同源极连接。13.如申请专利范围第12项之方法,其中该等至少两个选择电路包含一选择电晶体连接到至少两个群组位元单元之各一的共同源极连接。14.如申请专利范围第11项之方法,其中每一该等多个位元单元包含一储存电晶体及一选择电晶体。15.如申请专利范围第14项之方法,其中该储存电晶体包含一浮动闸极及一单元闸极,该浮动闸极则位于单元闸极,一源极及一共同汲极∕源极间。16.如申请专利范围第15项之方法,其中该选择电晶体包含一选择闸极,一汲极及一共同汲极∕源极。17.如申请专利范围第16项之方法,其中该储存电晶体的源极系连接到至少两个群组位元单元之一的共同源极连接。18.如申请专利范围第17项之方法,其中储存一电子电荷在该储存电晶体的浮动闸极上之步骤包含:将一电源供给电压施于储存电晶体的源极及选择电晶体的汲极;及将一程式化脉冲施于单元闸极和列选择闸极。19.如申请专利范围第17项之方法,其中放电储存电晶体的浮动闸极上电子电荷之步骤包含:将一电源供给共同电压施于单元闸极;浮动该储存电晶体的源极;及将一程式化脉冲施于列选择闸极及该选择电晶体的汲极。20.如申请专利范围第1项之电抹除可程式化仅读记忆体,其中一程式化脉冲执行该至少一位元单元之作动。21.如申请专利范围第20项之电抹除可程式化仅读记忆体,其中该程式化脉冲具有约0.1-10微秒之时间区间。22.如申请专利范围第20项之电抹除可程式化仅读记忆体,其中该程式化脉冲具有约21-25伏特之振幅。23.如申请专利范围第20项之电抹除可程式化仅读记忆体,另包含另一程式化脉冲以同步执行至少一位元逻辑格之作动。24.如申请专利范围第20项之电抹除可程式化仅读记忆体,其中另一程式化脉冲具有一18-23伏特之振幅。25.如申请专利范围第23项之电抹除可程式化仅读记忆体,其中另一程式化脉冲是源于程式化脉冲。26.如申请专利范围第11项之方法,其中该执行作动在至少位元单元上的步骤是由一程式化脉冲所完成。27.如申请专利范围第26项之方法,其中该程式化脉冲具有约0.1-10微秒之时间区间。28.如申请专利范围第26项之方法,其中该程式化脉冲具有约21-25伏特之振幅。29.如申请专利范围第26项之方法,其中该执行作动在至少一位元逻辑格之步骤是由另一程式化脉冲所完成。30.如申请专利范围第29项之方法,其中另一程式化脉冲具有一18-23伏特之振幅。31.如申请专利范围第29项之方法,其中另一程式化脉冲是源于程式化脉冲。图式简单说明:图1a是一EEPROM记忆体单元MOSFET的剖面图;图1b是图1a所示MOSFET的示意图;图2是先前技艺EEPROM位元单元的示意图;图3是根据本发明示范具体例之一EEPROM位元单元连接的方块图;及图4为根据本发明示范具体例之一EEPROM的一埠的方块图。