| 主权项 |
1.一种制作可电除且可程式唯读记忆体(electricallyerasable programmable read only memory,EEPROM)晶片(chip)的方法,该晶片系制作于一定义有一记忆阵列区(cellarray area)以及一周边电路区(periphery area)之基底(substrate)上,且该基底表面另包含有复数个主动区域分别形成于该记忆阵列区以及该周边电路区之中,该方法包含有下列步骤:于该基底表面的该记忆阵列区内形成至少一闸极;于该闸极以及该基底的表面上形成一第一多晶矽层;于该第一多晶矽层的表面,形成一第一光阻层;利用一第一遮罩(mask)来进行一显影制程,以去除位于该记忆阵列区内之该第一光阻层;于该记忆阵列区以及该第一光阻层之上形成一第二光阻层;进行一回蚀刻制程,以去除位于该记忆阵列区内之部分该第二光阻层,并曝露出部份之该第一多晶矽层;进行一第一蚀刻制程,以去除该记忆阵列区内未被该第二光阻层所覆盖之该第一多晶矽层;以及去除该第二光阻层以及该第一光阻层。2.如申请专利范围第1项之方法,其中该基底系为一矽基底。3.如申请专利范围第1项之方法,其中该基底另包含有复数个绝缘物,用来定义出该记忆阵列区以及该周边电路区内的各该主动区域。4.如申请专利范围第1项之方法,其中制作该闸极之方法另包含有下列步骤:于该基底表面依序形成一闸氧化层(gate oxide layer)、一第二多晶矽层(first polysilicon layer)以及一氮化矽层(silicon nitride layer);于该氮化矽层表面形成一第三光阻层,并进行一第一黄光制程以于该记忆阵列区内定义出该闸极(gate)的位置;利用该第三光阻层作为遮罩(mask)来进行一第二蚀刻制程,以去除未被该第三光阻层所覆盖之该氮化矽层以及该第二多晶矽层,并形成该闸极;以及去除该第三光阻层。5.如申请专利范围第4项之方法,其中该氮化矽层系用来作为该第一蚀刻制程之停止层(stop layer)。6.如申请专利范围第1项之方法,其中该第一多晶矽层之厚度约为500。7.如申请专利范围第1项之方法,其中该第二光阻层系包含有一非感光性(non photo-sensitive)光阻或是一感光性(photo-sensitive)光阻。8.如申请专利范围第1项之方法,其中该回蚀刻制程亦同时去除位于该周边电路区内之该第二光阻层以及部分之该第一光阻层。9.如申请专利范围第1项之方法,其中该第一蚀刻制程系为一非等向性(anisotropic)乾蚀刻制程。10.如申请专利范围第1项之方法,其中该第一光阻层以及该第二光阻层系同时覆盖于该周边电路区,用来增加该周边电路区内之光阻厚度,以避免该周边电路区内之该第一多晶矽层于进行该第一蚀刻制程时被破坏,进而造成该周边电路区内之该闸氧化层产生针孔(pin hole)的现象。11.一种制作可电除且可程式唯读记忆体(electrically erasable programmable read onlymemory,EEPROM)晶片(chip)的方法,该晶片系制作于一基底(substrate)之上,且该基底之表面上包含有一记忆阵列区(cell array area)以及一周边电路区(peripheryarea),该方法包含有下列步骤:于该基底表面形成复数个绝缘物,以用来隔绝该记该忆阵列区以及该周边电路区,并同时定义出该记忆阵列区以及该周边电路区内的各主动区域;于该基底表面的该记忆阵列区内形成至少一闸极;进行一第一化学气相沉积(chemical vapor deposition,CVD)制程,于该闸极以及该基底的表面形成一第一多晶矽层;进行一第一黄光制程,以于该第一多晶矽层的表面形成一第一光阻层,且该第一光阻层系用来定义出该记忆阵列区内之复数个高伏特(high voltage)区域的位置;利用该第一光阻层作为遮罩(mask)来进行一第一离子植入(ion implantation)制程,以于该记忆阵列区内形成复数个高伏特区域;于该记忆阵列区以及该第一光阻层之上形成一第二光阻层;进行一回蚀刻制程,以向下去除位于该记忆阵列区内之部分该第二光阻层,并曝露由部份之该第一多晶矽层;进行一第一蚀刻制程,以去除该记忆阵列区内未被该第二光阻层所覆盖之该第一多晶矽层;去除该第二光阻层以及该第一光阻层;以及进行一第二化学气相沉积(chemical vapor deposition,CVD)制程,以于该基底表面全面形成一第二多晶矽层,接着进行一第二蚀刻制程,以于该记忆阵列区内之该闸极的两侧分别形成一侧壁子(spacer)。12.如申请专利范围第11项之方法,其中该基底系为一矽基底。13.如申请专利范围第11项之方法,其中制作该记忆体之闸极另包含有下列步骤:于该基底表面依序形成一闸氧化层(gate oxide layer)、一第三多晶矽层(first polysilicon layer)以及一氮化矽层(silicon nitride layer);于该氮化矽层表面形成一第三光阻层,并进行一第二黄光制程以于该记忆阵列区内定义出该闸极(gate)的位置;利用该第三光阻层作为遮罩(mask)来进行一第三蚀刻制程,以去除未被该第三光阻层所覆盖之该氮化矽层以及该第三多晶矽层,并形成该闸极;以及去除该第三光阻层。14.如申请专利范围第13项之方法,其中该氮化矽层系用来作为该第一蚀刻制程以及该第二蚀刻制程之停止层(stop layer)。15.如申请专利范围第11项之方法,其中于该第一多晶矽层的沉积制程之前,另包含一第二离子植入制程,以形成各记忆胞(memory cell)之位元线(bit line)。16.如申请专利范围第11项之方法,其中于该第一多晶矽层的沉积制程之前,另包含有下列步骤:进行一第三黄光制程,以利用一第四光阻层于该记忆阵列区内定义出复数个穿隧氧化层(tunnel oxide)的位置;进行一第四蚀刻制程,以去除该记忆阵列区内未被该第四光阻层所覆盖之该闸氧化层;去除该第四光阻层;以及利用一热氧化法(thermal oxidation),于该记忆阵列区内形成复数个字隧氧化层。17.如申请专利范围第16项之方法,其中于该第一蚀刻制程之后另包含一浸泡(dip)制程,以去除于形成穿隧氧化层时形成于各该闸极侧壁之氧化层。18.如申请专利范围第11项之方法,其中该第一多晶矽层之厚度约为500。19.如申请专利范围第11项之方法,其中该第二多晶矽层之厚度约为1K。20.如申请专利范围第11项之方法,其中该第二光阻层系包含有一非感光性(nonphoto-sensitive)光阻或是一感光性(photo-sensitive)光阻。21.如申请专利范围第11项之方法,其中该回蚀刻制程系同时去除位于该周边电路区内之该第二光阻层以及部分之该第一光阻层。22.如申请专利范围第11项之方法,其中该第一蚀刻制程以及该第二蚀刻制程系为一非等向性(anisotropic)乾蚀刻制程。23.如申请专利范围第11项之方法,其中该闸极系用来作为该可电除且可程式唯读记忆体之各记忆胞(memory cell)之浮置闸极(floating gate)。24.如申请专利范围第23项之方法,其中该剩余之第一多晶矽层系用来作为该可电除且可程式唯读记忆体之各记忆胞(memory cell)之控制闸极(control gate)。25.如申请专利范围第24项之方法,其中该剩余之第二多晶矽层系用来电连接该控制闸极(control gate)以及该浮置闸极(floating gate)。26.如申请专利范围第11项之方法,其中该该第二光阻层以及该第一光阻层系同时覆盖于该周边电路区,用来改善该基底上光阻厚度的均匀性,以避免该周边电路区内之该第二多晶矽层以及该闸氧化层于进行该第一蚀刻制程时被破坏。27.一种于半导体晶片上进行平坦化(planarization)的方法,该半导体晶片包含一基底(substrate),且该基底之表面上包含有一记忆阵列区(cell array area)以及一周边电路区(periphery area),该方法包含有下列步骤:于该基底表面形成复数个绝缘物,以用来隔绝记该忆阵列区以及该周边电路区,并同时定义出该记忆阵列区以及该周边电路区内的各主动区域;于该记忆阵列区的各主动区域内形成至少一记忆体闸极(gate);进行一化学气相沉积(chemical vapor deposition,CVD)制程,于各该记忆体闸极以及该基底的表面形成一多晶矽层;于该多晶矽层的表面,形成一第一光阻层,并进行一黄光制程以去除位于该记忆阵列区内之该第一光阻层;于该记忆阵列区以及该第一光阻层之上形成一第二光阻层;进行一回蚀刻制程,以向下去除位于该记忆阵列区内之部分该第二光阻层;进行一第一蚀刻制程,以去除该记忆阵列区内未被该第二光阻层所覆盖之该多晶矽层;以及去除该第二光阻层以及该第一光阻层;其中,该第二光阻层以及该第一光阻层同时覆盖于该周边电路区,系用来改善该基底上光阻厚度的均匀性,以避免该周边电路区内之该多晶矽层于进行该非等向性蚀刻时被破坏,进而造成该周边电路区内之该闸氧化层产生针孔(pin hole)的现象。28.如申请专利范围第27项之方法,其中该基底系为一矽基底。29.如申请专利范围第27项之方法,其中该第二光阻层系包含有一非感光性(non photo-sensitive)光阻或是一感光性(photo-sensitive)光阻。30.如申请专利范围第27项之方法,其中该回蚀刻制程系同时去除位于该周边电路区内之该第二光阻层以及部分之该第一光阻层。图式简单说明:图一(a)与图一(b)为可电除且可程式唯读记忆体单元进行数据写入与清除时之示电图。图二至图五为习知制作一可电除且可程式唯读记忆体晶片的方法示意图。图六至图十为本发明制作可电除且可程式唯读记忆体晶片的方法示意图。图十一至图十五为本发明制作可电除且可程式唯读记忆体晶片之第二实施例的方法示意图。 |
