| 主权项 |
1.一种用于运作一个DRAM阵列的隐藏式更新方法,该DRAM阵列系施行外部的记忆体读取与写入存取的周期,每个读取存取周期系包括一个阵列存取期间、接着是一个对应的资料输出期间,并且每个写入存取周期系包括一个资料输入期间、接着是一个对应的阵列存取期间,该隐藏式更新方法系包括步骤有:周期性地产生一个更新请求;回应于该更新请求,实质上立即开始一个用于该DRAM阵列之至少一列的更新动作,除非更新起始目前系被禁止;在一个读取存取周期的阵列存取部分之期间禁止更新起始;并且在一个写入存取周期的阵列存取部分之期间禁止更新起始。2.根据申请专利范围第1项之方法,其中一个更新动作系由只更新该DRAM阵列的一个列所组成。3.根据申请专利范围第1项之方法,并且其更包括:延长一个读取周期的阵列存取期间一段预设的第一时槽,该第一时槽具有一个期间系被选择以便提供足够的时间给一个即将来临的更新动作来完成之用;并且延迟对于该阵列之读取周期存取的开始,直到在该第一时槽之后为止,藉以确保在对于该阵列的读取周期存取开始之前,用于该即将来临的更新动作完成之时间。4.根据申请专利范围第3项之方法,其中该第一时槽系具有一个具有该DRAM阵列之至少一个预设的存取时间之期间T。5.根据申请专利范围第4项之方法,并且其更包括,回应于该禁止一个更新起始,排队该即将来临的更新请求,直到更新起始系不再被禁止为止,并且接着开始该被排队的更新动作。6.根据申请专利范围第1项之方法,并且其更包括:延长一个写入周期的阵列存取期间一段预设的第二时槽,该第二时槽系具有一个期间系被选择以便提供足够的时间来完成一个即将来临的更新动作;并且延迟对于该阵列之写入周期存取的开始,直到在该第二时槽之后为止,藉以确保在对于该阵列的写入周期存取开始之前,用于该即将来临的更新动作完成之时间。7.根据申请专利范围第6项之方法,其中该第二时槽系具有一个具有该DRAM阵列之至少一个预设的存取时间之长度T。8.根据申请专利范围第7项之方法,并且其更包括,回应于该禁止一个更新起始,排队该即将来临的更新请求,直到该更新起始系不再被禁止为止,并且接着开始该被排队的更新动作。9.根据申请专利范围第1项之方法,并且其更包括:延长每个读取存取周期一段第一预设的时槽以确保任何即将来临的更新动作都有时间来完成;延长每个写入存取周期一段第二预设的时槽以确保任何即将来临的更新动作都有时间来完成;并且隔离该DRAM阵列与记忆体I/O结构,以便容许该资料输入或是资料输出动作重叠一个更新动作。10.一种高密度、低功率的半导体记忆体产品,其系包括:形成在一个单一半导体基板之上的一个DRAM记忆体阵列,该DRAM记忆体阵列系包含复数列的记忆体单元,以及一连串用于读取与写入资料至该阵列中被选择的列之感测放大器;一连串被耦接至该DRAM阵列的I/O结构,以提供对于该记忆体产品之外部的存取;一个被设置在该DRAM阵列以及该I/O结构之间闩锁,其系用于隔离该DRAM阵列与该I/O结构,以便在读取或是写入存取周期之DRAM阵列存取部分的期间,同时支援在该I/O结构以及该闩锁之间的资料输入或是资料输出动作;以及一个用于控制对于该DRAM阵列的存取之控制器电路,该控制器电路系包含一个存取仲裁器电路,其系在一个读取或是写入存取周期之阵列存取部分的期间禁止一个更新动作的开始。11.根据申请专利范围第10项之半导体记忆体产品,并且其更包括一个产生一实质为周期性的更新请求信号的更新产生器电路。12.根据申请专利范围第11项之半导体记忆体产品,其中该更新产生器电路系包含一个更新位址产生器电路,该更新位址产生器电路系回应于每个更新请求信号,一次一个地产生一连串的列位址,用于更新该DRAM阵列的一个列。13.根据申请专利范围第11项之半导体记忆体产品,其中该控制器电路系延长每个读取存取周期并且延迟对于该DRAM阵列的存取,以便于确保在允许对于该DRAM阵列的存取之前,有足够的时间用于一个即将来临的更新动作来完成。14.根据申请专利范围第11项之半导体记忆体产品,其中该控制器电路系延长每个写入存取周期并且延迟对于该DRAM阵列的存取,以便于确保在允许对于该DRAM阵列的存取之前,有足够的时间用于一个即将来临的更新动作来完成。15.一种DRAM控制器电路,其系用于施行一种隐藏式更新之特点,该控制器电路系包括:一个更新信号产生器,其系用于产生周期性的更新请求信号;一个更新位址产生器,其系用于产生更新用的列位址;以及一个存取仲裁器,其系被耦接至该更新信号产生器,用于在一个读取或是一个写入存取周期的阵列存取之期间禁止更新请求信号。16.根据申请专利范围第15项之DRAM控制器电路,其中:该存取仲裁器系包含用于接收一条位址滙流排(A)、一个晶片选择信号(S#)以及一个写入信号(W#)的输入;并且该控制器电路系产生关联至一个DRAM阵列的读取、写入以及更新信号,以在该DRAM阵列之中分别起始读取、写入以及更新动作。17.根据申请专利范围第15项之DRAM控制器电路,其中:该更新产生器系包含一个振荡器,其系产生一个具有短于一个预设的最大的DRAM更新间隔的期间之内部的更新时脉信号;并且该更新产生器更包含一个伫列,该伫列系用于若更新目前系被该存取仲裁器禁止时,回应于该更新时脉信号来排队一个更新请求。18.根据申请专利范围第15项之DRAM控制器电路,其中该更新位址产生器系一次提供至少一个列位址,用于实质上同时地更新该DRAM阵列的至少一列。19.根据申请专利范围第15项之DRAM控制器电路,其中该更新位址产生器系一次提供一个列位址,用于一次更新该DRAM阵列的一个列,藉以最小化该更新周期时间。20.根据申请专利范围第19项之DRAM控制器电路,其中该控制器电路系施行一种接脚相容的SRAM类型之外部介面,并且该控制器电路系与至少一个区块的DRAM记忆体单元整合在一个单一半导体基板之上。图式简单说明:图1A系为描绘习知技术的读取以及写入记忆体存取周期之时序图。图1B系为描绘一个习知技术的自动更新信号之时序图。图2A系为描绘根据本发明的一个读取存取周期以支援非同步的[交错的]更新动作之时序图。图2B系为描绘根据本发明的一个写入存取周期以支援非同步的[交错的]更新动作之时序图。图3A系为描绘根据本发明,在资料输出("dataout")的期间一个无效的读取动作被终止之情形中的记忆体系统动作之时序图。图3B系为描绘根据本发明,在阵列存取的期间一个无效的读取动作被终止之情形中的记忆体系统动作之时序图。图3C系为描绘根据本发明,在更新的期间一个无效的读取动作被终止之情形中的记忆体系统动作之时序图。图4A系为描绘根据本发明,在一个读取存取接着一个写入动作之情形中的记忆体系统动作之时序图。图4B系为描绘根据本发明,在一个低频率的读取周期之情形中的记忆体系统动作之时序图。图5系为根据本发明的一种隐藏式更新的记忆体系统之简化的方块图。图6系为图5的记忆体系统之一部分的简化方块图,其系描绘资料输入/输出路径与该阵列之隔离。图7A系为图5的记忆体系统之更新产生器电路之简化的方块图。图7B系为描绘藉由图7A的更新产生器在各种的情况下所提供之更新脉冲信号的时序图。图8系为图5的存取仲裁器电路之说明的实施例之概要图。图9系为描绘图8的仲裁器电路对于一个正常的读取存取之动作的时序图。图10系为描绘图8的仲裁器电路对于在开始的一个所指定的间隔"T"之内被终止之无效的读取存取之动作的时序图。图11系为描绘图8的仲裁器电路对于在开始的2*T之内被终止的一个无效的读取存取的动作之时序图。图12系为描绘在图5中所描绘的类型之记忆体系统中的一个写入周期之时序图。图13系为描绘在图5中所描绘的类型之记忆体系统中的一个写入周期紧接着是一个读取周期之时序图。 |
