| 主权项 |
1.一种初始化积体电路之方法,该方法包括下列步骤:从该积体电路内部的一个熔丝矩阵读取压缩控制资料;解码该压缩控制资料以产生解压缩控制资料;及将该解压缩控制资料锁存到控制功能电路元件。2.如申请专利范围第1项之方法,进一步包括产生一个位址的步骤,并且其中透过产生一个位址将该压缩控制资料作为一个平行字从该熔丝矩阵中读取。3.如申请专利范围第1项之方法,其中对该压缩修复资料进行执行长度压缩并且其中该方法还包括下列步骤:决定该压缩控制资料是否包含一个执行数値或一个映射;在决定该压缩控制资料表示一个映射的情况下,锁存该映射以便选择该电路元件;及在决定该压缩控制资料表示一个执行的情况下重覆锁存一个固定数値以便控制该功能电路元件,其中该重覆具有该执行数値的长度。4.如申请专利范围第3项之方法,其中该压缩控制资料表示一个执行,且其中该压缩控制资料进一步包含一个该固定数値要重覆之表示。5.如申请专利范围第1项之方法,进一步包括接收一个开放电源重置指示的步骤,回应该开放电源重置指示而执行该读取,解码和锁存步骤。6.如申请专利范围第1项之方法,其中该积体电路是一个多晶片模组内部的积体电路,并且其中该方法进一步包括选择该积体电路以接收该解压缩控制资料,并且回应该选择步骤执行该锁存步骤。7.如申请专利范围第1项之方法,进一步包括向该积体电路内部的一个位置串列地发送该解压缩控制资料的步骤,并且在该解压缩控制资料被移位列该位置之后执行该锁存步骤。8.如申请专利范围第7项之方法,其中对该压缩控制资料进行执行长度压缩并且其中该方法进一步包括下列步骤:决定该压缩控制资料是否包含一个执行数値或一个映射;在决定该压缩控制资料表示一个映射的情况下将该映射移位到该位置;及在决定该压缩控制资料表示一个执行的情况下重覆移位一个固定数値以控制该功能电路元件,其中该重覆具有该执行数値的长度。9.如申请专利范围第8项之方法,其中该压缩控制资料表示一个执行,且其中该压缩控制资料进一步包含一个该固定数値要重覆的表示。10.如申请专利范围第1项之方法,进一步包括读取一个初始化字以决定该压缩控制资料的格式的步骤。11.如申请专利范围第1项之方法,进一步包括读取一个初始化字以决定一个包含该压缩控制资料的熔丝盒的字大小的步骤。12.如申请专利范围第1项之方法,进一步包括读取一个初始化字以决定该压缩控制资料的数量的步骤。13.一种积体电路,包括:一个包含多个熔丝的熔丝盒;一个被耦合到该熔丝盒以便从该熔丝读取数値并且解压缩该数値以生控制资料的解压缩器;及多个被耦合到该解压缩器以便锁存该控制资料以控制该功能逻辑的锁存器。14.如申请专利范围第13项之积体电路,其中该熔丝盒包括一个熔丝可编程唯读记忆体,该记忆体具有一个用于选择该数値的位址输入。15.如申请专利范围第13项之积体电路,其中该解压缩器是一个执行长度解码器。16.如申请专利范围第15项之积体电路,其中该执行长度解码器可以解码逻辑1和逻辑0的执行。17.如申请专利范围第13项之积体电路,其中该熔丝是雷射可编程熔丝。18.如申请专利范围第13项之积体电路,其中该熔丝是电气可编程熔丝。19.如申请专利范围第13项之积体电路,进一步包括被耦合到该解压缩器以便指示该积体电路的初始化的开放电源重置电路,其中该解压缩器回应该指示而解压缩该数値。20.如申请专利范围第19项之积体电路,进一步包括一个在该积体电路内部并且被耦合到该解压缩器以便为该解压缩器提供时脉的振荡器。21.如申请专利范围第20项之积体电路,进一步包括一个被耦合到该振荡器以产生互补相位时脉的时脉截断器。22.如申请专利范围第13项之积体电路,其中该锁存器被组织于串列移位暂存器中,且其中该控制资料在解压缩之后透过该串列移位暂存器而被移位。23.如申请专利范围第22项之积体电路,其中该串列移位暂存器包括位准敏感扫描设计链部分。24.如申请专利范围第23项之积体电路,进一步包括一个旁通电路以防止在已经锁存该控制资料之后该串列移位暂存器之扫描时脉并且允许系统位准测试扫描资料以旁通该串列移位暂存器。25.如申请专利范围第13项之积体电路,其中该控制资料包含一个初始化字,这个初始化字包含一个指示该控制资料的数量的栏位。26.如申请专利范围第13项之积体电路,其中该控制资料包含一个初始化字,这个初始化字包含一个指示该控制资料的字大小的栏位。27.一种多晶片模组,包括:多个晶粒;一个被耦合到每个晶粒的熔丝盒,其中该熔丝盒包含多个熔丝;一个从该多个熔丝读取数値并且解压缩该数値以产生控制资料的解压缩器;及在每个晶粒内部的多个锁存器,其中该多个锁存器被耦合到该解压缩器,并且其中该锁存器保存该控制资料以便控制该功能逻辑。28.如申请专利范围第27项之多晶片模组,进一步包括一个选择器,以选择该晶粒中的一个晶粒而接收该控制资料。29.如申请专利范围第27项之多晶片模组,其中该锁存器被组织于串列移位暂存器中,且其中该控制资料在解压缩之后透过该串列移位暂存器而移位。30.如申请专利范围第29项之多晶片模组,其中该串列移位暂存器包括位准敏感扫描设计链部分。31.如申请专利范围第30项之多晶片模组,进一步包括一个防止在该控制资料被锁存之后该串列移位暂存器的扫描时脉的旁通电路。图式简单说明:图1是基于本发明一个较佳实施例的积体电路的方块图;图2是图1的积体电路内部的熔丝盒电路的方块图;图3是关于图1的积体电路内部的移位暂存器的示意图;图4是关于图2的熔丝盒电路内部的解压缩器内的时脉电路的示意图;图5是关于图2的熔丝阵列的示意图;图6是有关使用来自基于本发明的较佳实施例的远端熔丝盒的压缩资料初始化一个积体电路的方法的流程图;及图7是基于本发明的一个较佳实施例的多晶片模组的方块图。 |
