| 主权项 |
1.一种半导体积体电路,由复数个功能方块相互连接所构成,其特征在于该半导体积体电路包括:一功能方块,具有:一输入端子,经选择电路,连接于该半导体积体电路中其他功能方块之输出端子,及该半导体积体电路之输入端子,以及一双向端子,经双向选择电路,连接于该半导体积体电路中之其他功能方块之双向端子,及连接于该半导体积体电路之双向端子;以及一测试结果存储电路,具有测试容易化功能,与该功能方块之输出端子相连,接受该功能方块并联的复数个位元(n)测试输出,该测试输出,经信号压缩,压缩后的资料,用少于该些位元(n)的m位元,(m<n),作为单位,从该半导体积体电路的输出端子输出。2.如申请专利范围第1项所述之半导体积体电路,其特征在于其中该测试结果存储电路,接受该功能方块并联的复数个位元(n)测试输出,该测试输出,由该半导体积体电路的输出端子,顺次输出。3.如申请专利范围第1项或第2项所述之半导体积体电路,其特征在于其中该测试结果存储电路,利用比该功能方块并联输出的复数个位元测试输出(n)更多的正反器电路,进行信号压缩。4.如申请专利范围第1项所述之半导体积体电路,其特征在于具有:复数个该测试结果存储电路;复数个该功能方块,分别与该些测试结果存储电路相对应;以及一解码电路,从该些功能方块中,选出正在进行测试的功能方块,其中该些测试结果存储电路,接受所对应的该功能方块并联的多位元测试输出,该测试输出经信号压缩或顺次输出,经信号压缩后的资料,或顺次的输出,用少于该复数个位元的少位元,作为单位,从该半导体积体电路的输出端子并联输出。5.如申请专利范围第1项所述之半导体积体电路,其特征在于具有:复数个该测试结果存储电路;复数个该功能方块,分别与该些测试结果存储电路相对应;以及一解码电路,从该些功能方块中选出正在进行测试的功能方块,其中该些测试结果存储电路,接受所对应的该功能方块的并联多位元测试输出,该测试输出经信号压缩或顺次输出,信号压缩后的资料或顺次的输出,经串联的大量测试结果存储电路的最终级的输出端子,用少于该复数个位元时少位元,作为单位,在该半导体积体电路的输出端子上并联输出。6.如申请专利范围第1项所述之半导体积体电路,其特征在于具有:复数个该功能方块;一输出选择电路,选择该些功能方块的输出;以及一解码电路,控制该选择输出电路的选择动作,其中该测试结果存储电路,接受由该选择电路选出的功能方块的输出。7.一种测试容易化电路的自动插入法,在以复数个功能方块相互连接所构成之半导体积体电路中,插入测试容易化电路的测试容易化电路的自动插入法,其特征在于该方法包括:输入与该半导体积体电路有关的资料及与该功能方块有关的资料,其中,与该半导体积体电路有关的资料包含:该半导体积体电路的输入输出端子、该功能方块测试时可利用的输入输出端子、为实现该半导体积体电路功能的功能方块的输入输出端子、表示该半导体积体电路输入输出端子的内部连接网路资料、为确认该半导体积体电路动作的测试模型,与该功能方块有关的资料包含:该功能方块的输入输出端子、为实现上述功能方块功能而动作的记述情报,为调查有无故障所用的测试容易化方法的种类,根据该测试容易化方法所准备测试模型,以该些输入为基础,作为测试物件的该功能方块,具有测试容易化的功能,将如申请专利范围第1项所述之半导体积电路中的测试结果存储电路,及如申请专利范围第4项或第5项所述之之半导体积电路中的测试结果存储电路及解码电路,或如申请专利范围第6项所述之半导体积体电路中的结果存储电路、输出选择电路及解码电路,插入该半导体积体电路中;输出与该半导体积体电路之测试容易化电路插入后有关的情报,包含:插入测试容易化电路后的半导体积体电路的网路资料、为了可在插入该测试容易化电路后的该半导体积体电路利用该功能方块的测试模型之变换后的测试模型。图式简单说明:图1系绘示本发明中一个有关实施例的半导体积体电路构成图;图2系绘示MUX晶片构成图;图3系绘示双向MUX晶片构成图;图4系绘示测试结果存储电路构成图;图5系绘示测试容易化电路自动插入说明图;图6系绘示测试结果存储电路的另一有关实施例构成图;图7系绘示本发明中有关另一实施例的半导体体电路构成图;图8系绘示测试用解码电路的输入输出及测试结果存储电路的动作图;图9系绘示图7所示之测试结果存储电路构成图;图10系绘示本发明中有关另一实施例的半导体积体电路构成图;图11系绘示IP选择输出部分的构成图;图12系绘示图10所示之测试结果存储电路构成图;图13系绘示图10所示之测试用解码电路的输入输出及测试结果存储电路动作图;以及图14系绘示习知的测试用MUX插入后的半导体积体电路构成图。 |
