高速分组总线结构和数据处理模块间传送数字数据的方法

摘要

一种并行分组的模块间仲裁高速控制数据总线系统，其允许在较复杂的数字处理环境下微处理器模块之间的通信。该系统具有简化的硬件结构，即快速FIFO列队工作在12.5MHz，TTL CMOS兼容电平时钟信号，单总线主仲裁，同步时钟，DMA，以及对微处理系统的独有模块寻址。该系统包括一并行数据总线，其在每一处理模块共享总线主驻留以发布通信和数据传输协议。总线仲裁在一个专用串行仲裁线上进行，并且通过将接收模块的地址放在所述仲裁线上并监视仲裁线的碰撞，以使请求的模块完成对并行数据总线的访问。

主权项

1.一种用于在多个数据处理模块(34)之间传送数字数据的高速分组总线结构，包括：用于在所述数据处理模块之间发送信息的多个并行数据线(28)，用于同步所有数据处理模块(34)的一个公用高速率时钟信号(42)，一个请求数据处理模块(34)，一条耦合到每个数据处理模块(34)中包括的发送FIFO(24)和接收FIFO(26)的总线控制器(22)，其特征在于：一条单独的、与多条并行数据线(28)分开并耦合到所有多个数据处理模块(34)的串行仲裁线(50)，用于使请求数据处理模块(34)获得对数据线(28)的存取；和耦合到数据线(28)和仲裁线(50)的总线控制器(22)，以使总线控制器(22)在得到对数据线(28)的存取之前必须获得对所述仲裁线(50)的转用存取，从而允许数据处理模块(34)之间的高速数据通信。