| 主权项 |
1.一种于一半导体记忆体装置中使用的感应放大器控制电路,包括:一感应放大器,其包括一以一锁存器型微分放大器形式连接的第一导电类型之第一电晶体;一置位驱动器,其对应于该感应放大器;以及该置位驱动器包含一第二导电类型之第二电晶体,用以将该锁存器型微分放大器的通用源极线连接至一复原电源供应线。2.如申请专利范围第1项之感应放大器控制电路,其中当该第二电晶体的导电类型属于N型时,则会将一用以启动该置位驱动器中之该第二电晶体之信号的电位设定为高于一在该半导体记忆体装置之周边电路中使用的高位准内部或外部供应电压,或是当该第二电晶体的导电类型属于P型时,会将该启动信号的电位设定为低于一在该半导体记忆体装置之周边电路中使用的低位准内部或外部供应电压。3.如申请专利范围第1项之感应放大器控制电路,其中会将该置位驱动器中第二电晶体之临界电压的绝对値设定为小于在该半导体记忆体装置中使用之第二导电类型之其他电晶体的临界电压。4.如申请专利范围第3项之感应放大器控制电路,其中该感应放大器进一步包括第二导电类型之第三电晶体,该置位驱动器中第二电晶体的临界値被设定为实质上等于在该第三电晶体的临界値。5.如申请专利范围第1项之感应放大器控制电路,其中该半导体记忆体装置包括:一记忆单元阵列;复数个位元线对,其被排列于该记忆单元阵列的列方向中;以及一感应放大器段,用以经由该等位元线对控制在该记忆单元阵列之间的资料传送;该感应放大器段具有一滚压区域及一不规则区域,其中不规则区域是该感应放大器布局的重复间距(pitch)设定为小于该等位元线对的重复间距所产生的区域;该置位驱动器中的该第二电晶体被放置在该滚压区域或该不规则区域中。6.如申请专利范围第1项之感应放大器控制电路,其中该置位驱动器中的该第二电晶体被放置以邻接一重复放置的EQL或MUX。7.如申请专利范围第1项之感应放大器控制电路,其中该置位驱动器进一步包括一第二导电类型之第四电晶体,并且该第二电晶体及该第四电晶体均是藉由两个独立的启动信号所控制。8.如申请专利范围第7项之感应放大器控制电路,其中会在该等两个启动信号的启动时序之间设定一时间差。9.如申请专利范围第7项之感应放大器控制电路,其中该第二电晶体及该第四电晶体分别被连接至一处于复原电位的电源供应线及一处于不同于该复原电位之电位的一电源供应线。10.如申请专利范围第7项之感应放大器控制电路,其中会在该等两个启动信号的一个启动信号会在另一个启动信号之前被重置。11.一种于一半导体记忆体装置中使用的感应放大器控制电路,包括:一感应放大器,其包括一以一锁存器型微分放大器形式连接的第一导电类型之第一电晶体;一置位驱动器,其对应于该感应放大器;以及该置位驱动器包含一第一导电类型之第二电晶体及一第二导电类型之第三电晶体,用以将该锁存器型微分放大器的通用源极线连接至一复原电源供应线。12.如申请专利范围第11项之感应放大器控制电路,其中该置位驱动器中的该第二电晶体及该第三电晶体被放置以互相邻接。13.如申请专利范围第11项之感应放大器控制电路,其中当该第三电晶体的导电类型属于N型时,则会将一用以启动该置位驱动器中之该第三电晶体之信号的电位设定为高于一在该半导体记忆体装置之周边电路中使用的高位准内部或外部供应电压,或是当该第三电晶体的导电类型属于P型时,会将该启动信号的电位设定为低于一在该半导体记忆体装置之周边电路中使用的低位准内部或外部供应电压。14.如申请专利范围第11项之感应放大器控制电路,其中会将该置位驱动器中第三电晶体之临界电压的绝对値设定为小于在该半导体记忆体装置中使用之第二导电类型之其他电晶体的临界电压。15.如申请专利范围第14项之感应放大器控制电路,其中该感应放大器进一步包括第二导电类型之第四电晶体,该置位驱动器中第三电晶体的临界値被设定为实质上等于在该第四电晶体的临界値。16.如申请专利范围第11项之感应放大器控制电路,其中该半导体记忆体装置包括:一记忆单元阵列;复数个位元线对,其被排列于该记忆单元阵列的列方向中;以及一感应放大器段,用以经由该等位元线对控制在该记忆单元阵列之间的资料传送;该感应放大器段具有一滚压区域及一不规则区域,其中不规则区域是该感应放大器布局的重复间距设定为小于该等位元线对的重复间距所产生的区域;该置位驱动器中的该第三电晶体被放置在该滚压区域或该不规则区域中。17.如申请专利范围第11项之感应放大器控制电路,其中该置位驱动器中的该第三电晶体被放置以邻接一重复放置的EQL或MUX。18.如申请专利范围第11项之感应放大器控制电路,其中该置位驱动器中的该第二电晶体及该第三电晶体均是藉由两个独立的启动信号所控制。19.如申请专利范围第18项之感应放大器控制电路,其中会在该等两个启动信号的启动时序之间设定一时间差。20.如申请专利范围第18项之感应放大器控制电路,其中该第二电晶体及该第三电晶体分别被连接至一处于复原电位的电源供应线及一处于不同于该复原电位之电位的一电源供应线。21.如申请专利范围第18项之感应放大器控制电路,其中会在该等两个启动信号的一个启动信号的会在另一个启动信号之前被重置。22.一种半导体记忆体装置,包括:一记忆单元阵列;复数个位元线对,其被排列于该记忆单元阵列的列方向中;以及一感应放大器段,用以经由该等位元线对控制在该记忆单元阵列之间的资料传送;该感应放大器段具有以一固定重复间距形成的复数个感应放大器;该等感应放大器的重复间距被设定为小于该等位元线对的重复间距;该等感应放大器与该等位元线对系连接在介于该感应放大器段与该记忆单元阵列之间的边界中。23.一种半导体记忆体装置,包括:一记忆单元阵列;复数个位元线对,其被排列于该记忆单元阵列的列方向中;一感应放大器段,用以经由该等位元线对控制在该记忆单元阵列之间的资料传送;以及该感应放大器段具有复数个感应放大器,每个感应放大器均包括DQ闸极,每个DQ闸极均具有连接至该等位元线对之一对对应位元线对的两个DQ闸极电晶体;每个感应放大器均包含一微分放大器电路,每个微分放大器电路均是由交叉耦合至该等位元线对之一对对应位元线对的两个感应放大器电晶体所构成;该等两个感应放大器电晶体均是以一图样布局形成,以至于当以平行方式移动时,该等两个感应放大器电晶体的一个感应放大器电晶体会重叠在另一个感应放大器电晶体上;以及该等两个DQ闸极电晶体均是以一图样布局形成,以至于当以平行方式移动时,该等两个DQ闸极电晶体的一个DQ闸极电晶体会重叠在另一个DQ闸极电晶体上。24.如申请专利范围第23项之半导体记忆体装置,其中会在该位元线端上共用该等两个感应放大器电晶体之扩散区的一个扩散区及该等两个DQ闸极电晶体扩散区的一个扩散区。25.如申请专利范围第24项之半导体记忆体装置,其中该等两个感应放大器电晶体之通用源极节点的扩散区系藉由一第一金属互相连接线直接连接。26.如申请专利范围第24项之半导体记忆体装置,其中该等DQ闸极中所有电晶体的闸电极被连接以接收完全一样的行选择信号,该等闸电极系被闸电极本身互相连接。27.如申请专利范围第24项之半导体记忆体装置,其中连接至该等位元线对之一对位元线对之两个DQ闸极电晶体对的图样布局及连接至邻接位元线对之另两个DQ闸极电晶体对的图样布局系相对于某一点对称。28.一种于一半导体记忆体装置的感应放大器段,其包括一记忆单元阵列,以及被排列在该记忆单元阵列之行方向中的复数个位元线对,该感应放大器段系设计成用以经由该等位元线对控制在该记忆单元阵列之间的资料传送,以及包括:一布局单元阵列,其分别包括形成于一井区之中的感应放大器的电路部分,该等布局单元皆不包括用以对该井区进行偏压的接触点;以及一接触点,其系位于该等布局单元外面且系设计成用以对该井区进行偏压。29.如申请专利范围第28项之感应放大器段,其中该等布局单元都系被放置在该布局单元阵列中,该等布局单元的间距小于该位元线对的间距。30.如申请专利范围第28项之感应放大器段,其中会有一额外区域被放置在该等布局单元之间,而且该接触点会被放置在该额外区域中。31.如申请专利范围第30项之感应放大器段,其中该等布局单元都系被放置在该额外区域以外的规律间距中。32.如申请专利范围第30项之感应放大器段,其中由于该等布局单元的间距小于该位元线对的间距,所以该额外区域系被制造于该等布局单元之间。33.如申请专利范围第32项之感应放大器段,其中该等布局单元都系被放置在该额外区域以外的规律间距中。34.如申请专利范围第29项之感应放大器段,其中在该感应放大器段及该单元阵列之间的一边界处存在着一间距变动区域。35.一种于一半导体记忆体装置的感应放大器段,其包括一记忆单元阵列,以及被排列在该记忆单元阵列之一行方向中的复数个位元线对,该感应放大器段系设计成用以经由该等位元线对控制在该记忆单元阵列之间的资料传送,以及包括:复数个布局单元阵列,其中包括分别包括感应放大器的电路部分的布局单元阵列在内,该等布局单元的间距小于每个该等复数个阵列之位元线对的间距。36.如申请专利范围第35项之感应放大器段,其中该等布局单元的间距在该等复数个阵列之间都是相等的。37.如申请专利范围第35项之感应放大器段,其中在每个该等复数个阵列中,由于该等间距小于该位元线对的间距,所以会在该等布局单元之间制造一额外区域,以及该等布局单元会被放置在该额外区域以外的规律间距中。38.如申请专利范围第35项之感应放大器段,其中在该感应放大器段及该单元阵列之间的一边界处存在着一间距变动区域。39.一种于一半导体记忆体装置的感应放大器段,其包括一记忆单元阵列,以及被排列在该记忆单元阵列之一行方向中的复数个位元线对,该感应放大器段系设计成用以经由该等位元线对控制在该记忆单元阵列之间的资料传送,以及包括:一感应放大器阵列,该被放置的间距小于该位元线对的间距;以及一间距变动区域,其系位于该感应放大器段及该单元阵列之间的一边界处。40.如申请专利范围第39项之感应放大器段,其中由于该等间距小于该位元线对的间距,所以会在该等感应放大器之间制造一额外区域,以及该等感应放大器会被放置在该额外区域以外的规律间距中。41.如申请专利范围第39项之感应放大器段,其中该感应放大器段基本上系由复数个布局单元阵列所组成,其中包括分别包括该感应放大器的电路部分的一布局单元阵列在内,该等布局单元的间距在该等复数个阵列之间都是相等的。图式简单说明:图1显示传统半导体记忆体装置之感应放大器段的电路排列图;图2显示传统感应放大器段的方块图;图3显示用以解说将置位驱动器放置在字线滚压(stitch)区域及不规则区域中之传统方法的图式;图4显示根据本发明第一项具体实施例之PSA置位驱动器的电路排列图;图5显示根据本发明第二项具体实施例之PSA置位驱动器的设定信号时序图;图6显示根据本发明第四项和第九项具体实施例之感应放大器段的排列图;图7显示根据本发明第五项和第八项具体实施例之用以建构PSA置位驱动器之PFET和NFET排列的图样布局图;图8显示根据本发明第六项具体实施例之PSA置位驱动器的设定信号时序图;图9显示根据本发明第七项具体实施例之位元线过驱动PSA置位驱动器的电路排列图;图10显示根据本发明第七项具体实施例之位元线过驱动PSA置位驱动器的设定信号时序图;以及图11显示根据本发明第十项具体实施例之感应放大器电晶体及DQ闸极电晶体的反覆图样布局图。 |
