| 主权项 |
1.一种制作金属内连线(metal interconnect)的方法,该方法包含有下列步骤:提供一半导体基底(substrate),且该半导体基底上包含有一导电区域,以及一第一介电层(dielectric layer)覆盖于该半导体基底以及该导电区域上方;对该第一介电层进行一黄光暨蚀刻制程(PEP),以于该第一介电层中形成至少一凹槽(recess),直至该导电区域表面;于该第一介电层以及该凹槽表面依序形成一黏着层(glue layer)以及一金属层,且该金属层以及该黏着层并未完全填满该凹槽;于该金属层表面形成一材料层,且该材料层封住(seal)该凹槽之洞口(open),并于该凹槽内形成一孔洞(void);于该材料层表面形成一图案化之光阻层,用来定义出至少一金属内连线的图案;进行一蚀刻制程(etching process),去除未被该光阻层所覆盖之该材料层、该金属层以及该黏着层,以形成该金属内连线;去除该光阻层;以及于该金属内连线以及该第一介电层表面形成一第二介电层。2.如申请专利范围第1项之方法,其中该第一介电层以及该第二介电层均系由一二氧化矽(silicon dioxide, SiO2)所构成。3.如申请专利范围第1项之方法,其中该黏着层系由一钛矽化合物(TiSi2)层以及一利用反应性溅镀制程(reactive sputter)所形成之氮化钛层下、上堆叠所构成。4.如申请专利范围第1项之方法,其中该金属层系为一钨(W)金属层。5.如申请专利范围第4项之方法,其中该钨金属层系利用一化学气相沈积(chemical vapor deposition, CVD)制程所形成。6.如申请专利范围第1项之方法,其中该材料层包含有一氮化钛层、一钛层(titanium layer)以及一钛钨层(TiW layer)。7.如申请专利范围第1项之方法,其中该材料层系利用一物理气相沈积(physical vapor deposition, PVD)制程所形成。8.如申请专利范围第1项之方法,其中该材料层系用来当作为一抗反射层(anti-reflection layer, ARC Layer)。9.如申请专利范围第1项之方法,其中该氮化钛层系用来当作为一黏着层(glue layer)。10.一种制作金属内连线(metal interconnect)的方法,该方法包含有下列步骤:提供一半导体基底(substrate),且该半导体基底上包含有一导电区域,以及一第一介电层(dielectric layer)覆盖于该半导体基底以及该导电区域上方;对该第一介电层进行一黄光暨蚀刻制程(photo-etching-process, PEP),以于该第一介电层中形成至少一凹槽(recess),直至该导电区域表面;于该第一介电层以及该凹槽表面依序形成一第一氮化钛(titanium nitride, TiN)层以及一钨(tungsten, W)金属层,且该钨金属层以及该第一氮化钛层并未完全填满该凹槽;于该钨金属层表面形成一第二氮化钛(titaniumnitride, TiN)层,并使该第二氮化钛层封住(seal)该凹槽之洞口(open);于该第二氮化钛层表面形成一图案化之光阻层,用来定义出至少一金属内连线的图案;进行一蚀刻制程(etching process),去除未被该光阻层所覆盖之该第二氮化钛层、该钨金属层以及该第一氮化钛层,以形成该金属内连线;去除该光阻层;以及于该金属内连线以及该第一介电层表面形成一第二介电层。11.如申请专利范围第10项之方法,其中该第一介电层以及该第二介电层均系由一二氧化矽(silicon dioxide, SiO2)所构成。12.如申请专利范围第10项之方法,其中该第一氮化钛层系利用一反应性溅镀制程(reactive sputter)所形成,用来当作为一黏着层(glue layer)。13.如申请专利范围第10项之方法,另包含有一钛矽化合物(TiSi2)的沉积制程,实施该第一氮化钛层之前。14.如申请专利范围第10项之方法,其中该钨金属层系利用一化学气相沈积(chemical vapor deposition, CVD)制程所形成。15.如申请专利范围第10项之方法,其中该第二氮化钛层系利用一物理气相沉积(Physical Vapor Deposition, PVD)制程所形成,用来封住(seal)该凹槽之洞口(open),进而防止该光阻残留于该凹槽之内。16.如申请专利范围第10项之方法,其中该第二氮化钛层系用来当作为一抗反射层(anti-reflection layer, ARC Layer)。17.如申请专利范围第10项之方法,其中该第二氮化钛层系用来当作为一黏着层(glue layer)。18.一种避免光阻残留于金属内连线(metal interconnect)中之金属内连线的制作方法,该制作方法包含有下列步骤:提供一半导体基底(substrate),且该半导体基底上包含有一导电区域,以及一第一介电层(dielectric layer)覆盖于该半导体基底以及该导电区域上方;对该第一介电层进行一黄光暨蚀刻制程(PEP),以于该第一介电层中形成至少一凹槽(recess),直至该导电区域表面;于该第一介电层以及该凹槽表面依序形成一黏着层(glue layer)以及一钨(W)金属层,且该钨金属层以及该黏着层并未完全填满该凹槽;于该钨金属层表面形成一氮化钛(titanium nitride, TiN)层,并使该氮化钛层封住(seal)该凹槽之洞口(open);于该氮化钛层表面形成一图案化之光阻层,用来定义出至少一金属内连线的图案;进行一蚀刻制程(etching process),去除未被该光阻层所覆盖之该氮化钛层、该钨金属层以及该黏着层,以形成该金属内连线;去除该光阻层;以及于该金属内连线以及该第一介电层表面形成一第二介电层;其中该氮化钛层系利用一阶梯覆盖(step coverage)能力较差的沉积制程所形成,用来封住(seal)该凹槽之洞口(open),进而防止该光阻残留于该凹槽之内。19.如申请专利范围第18项之制作方法,其中该第一介电层以及该第二介电层均系由一二氧化矽(silicondioxide, SiO2)所构成。20.如申请专利范围第18项之制作方法,其中该黏着层系由一钛矽化合物(TiSi2)层以及一利用反应性溅镀制程(reactive sputter)所形成之氮化钛层下、上堆叠所构成。21.如申请专利范围第18项之方法,其中该钨层系利用一化学气相沈积(chemical vapor deposition, CVD)制程所形成。22.如申请专利范围第18项之方法,其中该氮化钛层系用来当作为一抗反射层(anti-reflection layer, ARC Layer)。23.如申请专利范围第18项之方法,其中该氮化钛层系用来当作为一黏着层(g1ue layer)。图式简单说明:图一至图五为习知制作一金属内连线或介层插塞的方法示意图。图六至图十一为习知制作一金属内连线之改良方法的示意图。图十二至图十五为习知制作一金属内连线之另一改良方法的示意图。图十六至图二十为本发明中制作一金属内连线的方法示意图。 |
