| 主权项 |
1.一种具有浅沟渠隔离结构之半导体元件,包括:一半导体基底,具有第一沟渠及第二沟渠,其中该第一沟渠形成于一胞区域中;一第一侧壁氧化层,形成于该第一及第二沟渠之内表面上;一第二侧壁氧化层,形成于该第二沟渠中之该第一侧壁氧化层上;一第一舒解底衬层,形成于该第一沟渠中之该第一侧壁氧化层上;一第二舒解底衬层,形成于该第一沟渠之该第一舒解底衬层上,以及该第二沟渠之该第二侧壁氧化层上;以及一介电材料,形成于该第一及该第二沟渠中。2.如申请专利范围第1项所述之具有浅沟渠隔离结构之半导体元件,其中该第一侧壁氧化层之厚度为20至50埃。3.如申请专利范围第2项所述之具有浅沟渠隔离结构之半导体元件,其中该第二侧壁氧化层的厚度为50-100埃。4.如申请专利范围第1项所述之具有浅沟渠隔离结构之半导体元件,其中该第一及第二舒解底衬层系由氮化矽或氮氧化矽形成。5.如申请专利范围第1项所述之具有浅沟渠隔离结构之半导体元件,其中该介电材料包括一高密度电浆层或一TEOS层。6.一种具有浅沟渠隔离结构之半导体元件,包括:一半导体基底,具有复数个沟渠在一包括有记忆元件之胞区域中,以及包括有P型场效电晶体及其化电路元件之非胞区域中形成;一第一侧壁氧化层,形成于该些沟渠之内表面上;一第二侧壁氧化层,形成在非胞区域中,用以隔离些P型场效电晶体之间之一个或多个该些沟渠之该第一侧壁氧化层上;一第一舒解底衬层,形成于除了该非胞区域中隔离该些P型场效电晶体之该沟渠以外的该些沟渠中之该第一侧壁氧化层上;一第二舒解底衬层,形成于该第一舒解底衬层以及该第二侧壁氧化层上;以及一介电材料,形成于该些沟渠中。7.如申请专利范围第6项所述之具有浅沟渠隔离结构之半导体元件,其中该第一侧壁氧化层之厚度为20至50埃。8.如申请专利范围第7项所述之具有浅沟渠隔离结构之半导体元件,其中该第二侧壁氧化层的厚度为50-100埃。9.如申请专利范围第6项所述之具有浅沟渠隔离结构之半导体元件,其中该第一及第二舒解底衬层系由氮化矽或氮氧化矽形成。10.如申请专利范围第6项所述之具有浅沟渠隔离结构之半导体元件,其中该介电材料包括一高密度电浆层或一TEOS层。11.一种具有浅沟渠隔离结构之半导体元件之制造方法,包括:提供一半导体基底,其中复数个沟渠形成在形成有记忆元件之一胞区域以及形成有P型场效电晶体或其他电路元件之一非胞区域;形成一第一侧壁氧化层在该些沟渠之内表面上;形成一第一舒解底衬层在该第一侧壁氧化层上;移除一个或多个该些沟渠中之该第一舒解底衬层,以曝露一部分之该第一侧壁氧化层,其中该一个或多个该些沟渠包括隔离该些P型场效电晶体之沟渠;选择性在曝露之该第一侧壁氧化层上形成一第二侧壁氧化层;沈积一介电层以填充该些沟渠;以及利用一平坦化制程形成一浅沟渠隔离结构。12.如申请专利范围第11项所述之具有浅沟渠隔离结构之半导体元件之制造方法,形成该第一及第二侧壁氧化层之步骤包括热氧化法。13.如申请专利范围第11项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中该该第一及第二舒解底衬层是由氮化矽或氮氧化矽形成的。14.一种具有浅沟渠隔离结构之半导体元件之制造方法,包括:提供一半导体基底,其中复数个沟渠形成在形成有复数个记忆元件之一胞区域以及形成有P型场效电晶体或其他电路元件之一非胞区域;形成一阻挡图案于该半导体基底上,以曝露出一预隔离区域,以定义该半导体基底之该胞区域及该非胞区域,以及隔离元件之间的一区域;利用该阻挡图案为罩幕,蚀刻该半导体基底曝露的该预隔离区域,以形成复数个沟渠;形成一第一侧壁氧化层在该些沟渠之内表面上;形成一第一舒解底衬层在该第一侧壁氧化层上;选择性移除一个或多个该些沟渠中之该第一舒解底衬层,以曝露一部分之该第一侧壁氧化层,其中该一个或多个该些沟渠包括隔离该些P型场效电晶体之沟渠;选择性在曝露之该第一侧壁氧化层上形成一第二侧壁氧化层;沈积一介电层以填充该些沟渠;以及利用一平坦化制程形成一浅沟渠隔离结构。15.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,形成该第一及第二侧壁氧化层之步骤包括热氧化法。16.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中该该第一及第二舒解底衬层是由氮化矽或氮氧化矽形成的。17.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中选择移除该第一舒解底衬层的步骤包括一等向乾式蚀刻。18.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中被选择移除之该第一舒解底衬层包括隔离核心或周边区域之P型场效电晶体的沟渠。19.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中选择移除之区域包括核心或周边区域。20.如申请专利范围第14项所述之具有浅沟渠隔离结构之半导体元件之制造方法,其中使用该阻挡图案形成复数个沟渠又包括:形成一垫氧化层于该半导体基底上;形成一氮化矽层于该垫氧化层上;以及定义该氮化矽层及该垫氧化层以曝露出该半导体基底。21.如申请专利范围第20项所述之具有浅沟渠隔离结构之半导体元件之制造方法,又包括在形成该氮化矽层之后,在该氮化矽层上形成一抗反射层,并定义该抗反射层以曝露出该半导体基底。22.一种具有浅沟渠隔离结构之半导体元件之制造方法,包括:提供一半导体基底,其中该半导体基底具有一第一沟渠及一第二沟渠,其中该第一沟渠形成在具有记忆元件之一胞区域中;在该第一及该第二沟渠内表面上形成一第一侧壁氧化层;在该第二沟渠之该第一侧壁氧化层上形成一第二侧壁氧化层;在该第一沟渠中之该第一侧壁氧化层上形成一第一舒解底衬层;在该第一沟渠中之该第一舒解底衬层上及该第二沟渠中之该第二侧壁氧化层上形成一第二舒解底衬层;将该第一及第二沟渠以一介电材料填满;以及实施平坦化制程以形成一浅沟渠隔离结构。图式简单说明:第1图系一剖面图,绘示一种具有传统浅沟渠隔离结构之半导体元件;第2A图系一剖面图,绘示出利用传统浅沟渠隔离结构隔离之N-型场效电晶体;第2B图系一剖面图,利用传统浅沟渠隔离结构隔离之P型场效电晶体;第3A至3E图系剖面图,绘示出本发明之第一实施例中,制造具有浅沟渠隔离结构之一半导体元件;第4A图系剖面图,绘示出本发明之第一实施例中,以浅沟渠隔离结构隔离的P型场效电晶体的一部分:第4B图系剖面图,绘示出本发明之第一实施例中,以浅沟渠隔离结构隔离的N-型场效电晶体的一部分:第5图系剖面图,绘示出本发明之第二实施例中,具有浅沟渠隔离结构之一半导体元件;以及第6图系剖面图,绘示出本发明之第三实施例中,具有浅沟渠隔离结构之一半导体元件。 |
