| 主权项 |
1.一种时钟控制电路,接收一外部时钟信号和一触发信号并产生一内部时钟信号者,包含:一移录器组合,接收此外部时钟信号和此触发信号,并产生数个时延触发信号,每一时延之触发信号以自此触发信号之至少一个时钟周期所延迟;一时钟触发信号产生电路接收此时延触发信号并产生一时钟触发信号;一时钟缓冲器电路接收此外部时钟信号和此时钟触发信号、并产生内部时钟信号。2.如申请专利范围第1项之时钟控制电路,其中此移录器组合包含:数个移录器呈串联地结合,每一移录器接收外部时钟信号并产生数个时延之触发信号之一,此呈串联之移录器组合之第一移录器接收此触发信号,以及各后续移录器接收由一立即在后之移录器所产生之时延之触发信号。3.如申请专利范围第2项之时钟控制电路,其中每一时延之触发信号在时间上,以一个外部时钟信号之至少一周期,自所有其他时延触发信号偏移。4.如申请专利范围第2项之时钟控制电路,其中呈串联结合之数个移录器包含呈串联结合之三个移录器。5.如申请专利范围第1项之时钟控制电路,其中此时钟触发信号产生电路包含:一第一级电路包含数个第一级反或闸,每一第一级反或闸接收两个输信号并产生一输出信号;以及一第二级电路包含一第二级反或闸,接收数个输入信号,每一输入信号经结合至每一第一级反或闸之输出信号。6.如申请专利范围第5项之时钟控制信号,其中每一第一级反或闸之两个输入信号之一系数个时延之触发信号之一,其中时延之触发信号之数目和第一级反或闸之数目有一对一之相对性。7.如申请专利范围第5项之时钟控制电路,其中每一第一级反或闸之两个输入信号之一系数个时钟分段信号之一。8.如申请专利范围第7项之时钟控制电路,其中数个时钟分段信号系于制造中预先规划者。9.如申请专利范围第7项之时钟控制电路,其中自外部时钟信号予以编段之若干时钟周期以产生内部时钟信号者系由数个时钟分段信号所确定。10.如申请专利范围第9项之时钟控制电路,其中若干时钟周期系自外部时钟信号所编段之时间系由时钟触发信号所决定。11.如申请专利范围第1项之时钟控制电路,其中此时钟缓冲器电路组合外部时钟信号和时钟触发信号以编段若干外部时钟信号周期以产生此内部时钟信号。12.一种用以产生内部时钟信号之方法,其系自一外部时钟信号和一触发信号产生一内部时钟信号,该方法使用一时钟控制电路之有移录器组合,一时钟触发信号产生电路和一时钟缓冲器电路者,该方法包含:以此移录器组合,接收外部时钟信号和触发信号,并产生数个时延之触发信号;以此时钟触发信号产生电路,接收此时延触发信号,并藉组合此时延之触发信号而产生一时钟触发信号;以此时钟缓冲器电路,接收外部时钟信号和时钟触发信号,并产生此内部时钟信号。13.如申请专利范围第12项之产生内部时钟信号之方法,其中此移录器组合包含:数个呈串联结合之移录器,每一移录器接收外部时钟信号并产生数个时延触发信号之一,呈串联结合之移录器之第一移录器接收此触发信号,以及每一后续之移录器接收由一立即在后移录器所产生之时延之触发信号。14.如申请专利范围第12项之产生内部时钟信号之方法,其中每一时延之触发信号以外部时钟信号之至少一个周期自所有其他时延之触发信号在时间上偏移。15.如申请专利范围第13项之产生内部时钟信号之方法,其中呈串联结合之数个移录器包含三个呈串联结合之移录器。16.如申请专利范围第12项之产生内部时钟信号之方法,其中此时钟触发信号产生电路包含第一级电路和一第二级电路,以及接收此时延触发信号及产生此时钟触发信号之步骤包含:以此第一级电路,接收此时延之触发信号并产生数个输出信号;以此第二级电路,接收数个自第一级电路之输出信号并产生时钟触发信号。17.如申请专利范围第16项之产生内部时钟信号之方法,另包含:以此第一级电路,接收数个时钟分段信号,此时钟分段信号确定自此外部时钟信号要予以编段之若干时钟周期,以产生此内部时钟信号。18.如申请专利范围第17项之产生内部时钟信号之方法,其中若干时钟周期系自外部时钟信号所编段以产生内部时钟信号之时间系由时钟触发信号所决定。19.如申请专利范围第12项之产生内部时钟信号之方法,其中此内部时钟信号系藉使用时钟触发信号以编段若干外部时钟周期于结合此外部时钟信号和此时钟触发信号时,而以此时钟缓冲器电路所产生。20.一种同步快闪记忆体,包含:数个记忆体单元;一时钟控制电路接收外部时钟信号和一触发信号,并产生一内部时钟信号,此内部时钟信号使用以同步化资料读取和编程,以及其中此时钟控制电路包含:一移录器组合,接收此外部时钟信号和此触发信号,并产生数个时延之触发信号;一时钟触发信号产生电路接收此时延触发信号并产生一时钟触发信号;以及一时钟缓冲器电路接收此外部时钟信号和此时钟触发信号,并产生内部时钟信号。21.如申请专利范围第20项之同步快闪记忆体,其中此移录器组合包含:数个呈串联结合之移录器,每一移录器接收外部时钟信号并产生数个时延触发信号之一,呈串联结合之移录器之第一移录器接收此触发信号,以及每一后续移录器接收由一立即在后之移录器所产生之时延触发信号。22.如申请专利范围第21项之同步快闪记忆体,其中每一时延触发信号系以外部时钟信号之至少一个周期自所有其他时延触发信号在时间上偏移。23.如申请专利范围第21项之同步快闪记忆体,其中呈串联结合之多个移录器包含三个呈串联结合之移录器。24.如申请专利范围第20项之同步快闪记忆体,其中此时钟触发信号产生电路包含:一第一级电路包含数个第一级反或闸接收双输入信号,每一此第一级反或闸产生一输出信号;一第二级电路包含一第二级反或闸接收数个输入信号,每一输入信号结合至每一第一级反或闸之输出信号。25.如申请专利范围第24项之同步快闪记忆体,其中每一第一级反或闸之双输入信号之一系数个时延触发信号之一,其中此时延触发信号和此第一级反或闸有一对一之相当性。26.如申请专利范围第24项之同步快闪记忆体,其中每一第一级反或闸之双输入信号之一系数个时钟分段信号之一。27.如申请专利范围第26项之同步快闪记忆体,其中此数个时钟分段信号系于制造中预先规划者。28.如申请专利范围第26项之同步快闪记忆体,其中若干时钟周期要予自外部时钟信号段编以产生内部时钟信号者系由此数个时钟分段信号所测定。29.如申请专利范围第28项之同步快闪记忆体,其中若干时钟周期系自外部时钟信号编段之时刻系由时钟触发信号所决定。30.如申请专利范围第20项之同步快闪记忆体,其中此时钟缓冲器电路组合外部时钟信号和时钟触发信号以编段若干外部时钟信号周期以产生内部时钟信号。31.如申请专利范围第20项之同步快闪记忆体,另包含数个写出放大器结合至每一数个记忆体单元段。32.如申请专利范围第20项之同步快闪记忆体,另包含数个感测放大器结合至每一数个记忆体单元段。33.一种同步快闪记忆体,包含:数个记忆体单元经组织成为一记忆体单元阵列之有列和行者,一预定数目之邻接行包含一记忆体单元段,以及此记忆体单元阵列包含数个记忆体单元段;数个行控制电晶体,每一行控制电晶体相当于一行之记忆体单元,并结合至此相当行内记忆体单元之汲极;一行解码器电路接收地址信号并产生行解码信号,此行解码信号结合至行控制电晶体之闸极;一列解码器电路接收地址信号并产生列解码信号,每一列解码信号与一列之记忆体单元相关联,并结合至此关联之列内之记忆体单元之控制闸;一行缓冲器接收此地址信号,缓冲此地址信号,并提供此地址信号至行解码器电路;一列缓冲器接收此地址信号,缓冲此地址信号,并提供此地址信号至列解码器电路;一地址排序器接收一内部时钟信号,产生此地址信号并提供此地址信号至行缓冲器和列缓冲器,当此地址信号指示一地址自一现时列处记忆体单元段中之最后行至下一列处记忆体单元段中之第一行之转换时,此地址排序器产生一触发信号;一时钟控制电路接收一外部时钟信号和触发信号,并产生内部时钟信号,此内部时钟信号使用作同步之资料读取和编程;数个写出放大器,各结合至数个记忆体单元段之一;数个感测放大器,各结合至数个记忆体单元段之一;数个输入/输出缓冲器接收外部时钟信号,各结合至数个写出放大器之一以及数个感测放大器之一;一源电压供应结合至数个记忆体单元之源极;以及一解码器电力供应结合至行解码器电路和列解码器电路,此解码器电力供应提供快闪记忆体装置之控制闸电压。图式简单说明:第1图系本发明之一快闪记忆体装置之顶层方块图;第2图系一时钟控制电路之一具体例之一顶层方块图;第3图系第2图之时钟控制电路之移录器组合之一具体例之方块图;第4图系第3图内移录器组合中移录器之一之示意图;第5图系第2图之触发信号产生电路之一具体例之示意图;第6图系第2图之时钟缓冲器之一具体例之示意图;第7图系一定时图,说明使用第2图之时钟控制电路之不同信号之间之关系;第8图系第1图之资料定时电路之具体例之示意图;第9(a)图系一组延伸之感测缓冲器电路之一具体例之示意图;第9(b)图系一再设定延伸之感测缓冲器电路之一具体例之示意图;第10图系一定时图,说明使用第8图之资料定时电路之不同信号之间之相互作用;第11图系一地址解码器电路之方块图,它系被使用作为一列解码器电路和一行解码器电路两者;第12A图系一传统式地址解码器电路之闸电压选择电路;第12B图系一传统式地址解码器电路之一个闸电压供应者电路;第13图系本发明之一个闸电压供应者电路;第14图系一传统式地址排序器;第15a图系用于偶数地址信号之本发明之改良之地址信号发生器之一具体例;第15b图系用于奇数地址信号之本发明之改良之地址信号发生器之一具体例;第15c图系信号延迟线路供使用本发明之地址信号产生器之地址信号之产生用者;第16a图系用于奇数地址信号之本发明之地址信号产生器之一具体例;第16b图系用于偶数地址信号之本发明之地址信号产生器之一具体例;第16c图系一信号延迟线路供使用本发明之地址信号产生器之地址信号之产生用者;第17图系本发明之地址排序器之一具体例之方块图;第18图系一资料感测计划之一具体例之方块图;以及第19图系高压比较器之一具体例之示意图。 |
