| 发明名称 | 能改善平面化的半导体器件的制造方法 | ||
| 摘要 | 公开了一种制造半导体器件的方法，通过在DRAM单元区内形成电容并在平面化之前淀积第一绝缘层之后在逻辑区内形成高度与电容类似的金属互连能使DRAM和逻辑区之间的台阶最小化。虽然第二绝缘层淀积在衬底上，但由于在逻辑区内形成金属互连可以使DRAM单元区和逻辑区之间的台阶最小化。由此，虽然仅使用CMP或深腐蚀工艺，可以进行第二绝缘层的平面化。 | ||
| 申请公布号 | CN1107346C | 申请公布日期 | 2003.04.30 |
| 申请号 | CN98117446.9 | 申请日期 | 1998.08.28 |
| 申请人 | 三星电子株式会社 | 发明人 | 金昶圭;洪锡智 |
| 分类号 | H01L21/82;H01L21/31;H01L21/311 | 主分类号 | H01L21/82 |
| 代理机构 | 中原信达知识产权代理有限责任公司 | 代理人 | 谢丽娜 |
| 主权项 | 1.一种制造半导体器件的方法，其中衬底由存储单元区和逻辑区限定，包括步骤：在半导体衬底的存储单元区内形成电容；在半导体衬底上形成第一绝缘层，在半导体衬底的存储单元区和逻辑区内局部地平面化所述第一绝缘层；在逻辑区内形成金属图形层，所述金属图形层与半导体衬底直接接触并且其高度与电容类似；在包括第一绝缘层和金属图形层的半导体衬底上形成第二绝缘层；以及平面化第二绝缘层。 | ||
| 地址 | 韩国京畿道 | ||