| 主权项 |
1.一种自动调整处理器终端电阻値之电路,该电路包括:一第一处理器,包括一第一终端电阻控制接脚(RTTCTL, Resistance of Terminator Control pin)与一第一存在检测接脚(present pin),该第一处理器系可选择性地连接至一滙流排;一第二处理器,包括一第二终端电阻控制接脚与一第二存在检测接脚,该第二处理器系可选择性地连接至该滙流排;一第一电阻,其一端系耦接至该第一终端电阻控制接脚;一第二电阻,其一端系耦接至该第一终端电阻控制接脚;一第一受控开关,与该第二电阻之另一端串接,并由该第二存在检测接脚之输出讯号所控制,当该第二处理器未连接至该滙流排时,第一受控开关为开(on),使得该第一处理器之终端电阻値等于该第一电阻与该第二电阻并联后之电阻値,而当该第二处理器连接至该滙流排时,该第一受控开关为关(off),使得该第一处理器之终端电阻値等于该第一电阻之电阻値;一第三电阻,其一端系耦接至该第二终端电阻控制接脚;一第四电阻,其一端系耦接至该第二终端电阻控制接脚;以及一第二受控开关,与该第四电阻之另一端串接,并由该第一存在检测接脚之输出讯号所控制,当该第一处理器未连接至该滙流排时,第二受控开关为开(on),使得该第二处理器之终端电阻値等于该第三电阻与该第四电阻并联后之电阻値,而当该第一处理器连接至该滙流排时,该第二受控开关为关(off),使得该第二处理器之终端电阻値等于该第三电阻之电阻値;藉此,当不同数目之处理器插入该滙流排时,可达到自动调整处理器终端电阻値之功用。2.如申请专利范围第1项所述之自动调整处理器终端电阻値之电路,其中该第一受控开关系以一拉升电阻串接一场效电晶体(FET, Field Effect Transistor)。3.如申请专利范围第1项所述之自动调整处理器终端电阻値之电路,其中该第二受控开关系以一接升电阻串接一场效电晶体。4.如申请专利范围第1项所述之电路,其中该第一电阻与第三电阻之电阻値相同,该第二电阻与第四电阻之电阻値相同。5.如申请专利范围第1项所述之电路,其中该第一处理器系以一滙流排与该第二处理器连接。6.如申请专利范围第5项所述之电路,其中该滙流排系一GTL(GunningTransceiver Logic)滙流排。7.如申请专利范围第5项所述之电路,其中该滙流排系一GTL Plus滙流排。8.如申请专利范围第5项所述之电路,其中该滙流排系一AGTL(Assisted Gunning Transistor Logic)滙流排。9.如申请专利范围第5项所述之电路,其中该滙流排系一AGTL Plus滙流排。10.如申请专利范围第5项所述之电路,其中该滙流排更包括一节点,连接至一板上终端器。11.如申请专利范围第5项所述之电路,其中该滙流排更包括一节点,连接至一系统整合晶片组。12.一种自动调整处理器终端电阻値之电路,可用以连接至一第一处理器,该电路并可与一第二处理器连接,该第一处理器与该第二处理器系可选择性地连接至一滙流排,该第一处理器包括一第一终端电阻控制接脚(RTTCTL, Resistance of Terminator Control pin)与一第一存在检测接脚(present pin),该第二处理器包括一第二终端电阻控制接脚与一第二存在检测接脚,该电路包括:一第一电阻,其一端系耦接至该第一终端电阻控制接脚;一第二电阻,其一端系耦接至该第一终端电阻控制接脚;一第一受控开关,与该第二电阻之另一端串接,并由该第二存在检测接脚之输出讯号所控制,当该第二处理器未连接至该滙流排时,第一受控开关为开(on),使得该第一处理器之终端电阻値等于该第一电阻与该第二电阻并联后之电阻値,而当该第二处理器连接至该滙流排时,该第一受控开关为关(off),使得该第一处理器之终端电阻値等于该第一电阻之电阻値;一第三电阻,其一端系耦接至该第二终端电阻控制接脚;一第四电阻,其一端系耦接至该第二终端电阻控制接脚;以及一第二受控开关,与该第四电阻之另一端串接,并由该第一存在检测接脚之输出讯号所控制,当该第一处理器未连接至该滙流排时,第二受控开关为开(on),使得该第二处理器之终端电阻値等于该第三电阻与该第四电阻并联后之电阻値,而当该第一处理器连接至该滙流排时,该第二受控开关为关(off),使得该第二处理器之终端电阻値等于该第三电阻之电阻値;藉此,当不同数目之处理器插入该滙流排时,可达到自动调整处理器终端电阻値之功用。13.如申请专利范围第12项所述之电路,其中该第一电阻与第三电阻之电阻値相同,该第二电阻与第四电阻之电阻値相同。14.如申请专利范围第12项所述之自动调整处理器终端电阻値之电路,其中该第一受控开关系以一拉升电阻串接一场效电晶体(FET, FieldEffect Transistor)。15.如申请专利范围第12项所述之自动调整处理器终端电阻値之电路,其中该第二受控开关系以一接升电阻串接一场效电晶体。16.如申请专利范围第12项所述之电路,其中该第一处理器系以一滙流排与该第二处理器连接。17.如申请专利范围第16项所述之电路,其中该滙流排系一GTL(Gunning Transceiver Logic)滙流排。18.如申请专利范围第16项所述之电路,其中该滙流排系一GTL(GunningTransceiver Logic)Plus滙流排。19.如申请专利范围第16项所述之电路,其中该滙流排系一AGTL(Assisted GunningTransistor Logic)滙流排。20.如申请专利范围第16项所述之电路,其中该滙流排系一AGTL(Assisted GunningTransistor Logic)Plus滙流排。21.如申请专利范围第16项所述之电路,其中该滙流排更包括一节点,连接至一板上终端器。22.如申请专利范围第16项所述之电路,其中该滙流排更包括一节点,连接至一系统整合晶片组。23.一种自动调整处理器终端电阻値之电路,包括:一第一处理器插槽,用以选择性地插入一第一处理器,该第一处理器包括一第一终端电阻控制接脚(RTTCTL, Resistance of Terminator Control pin)与一第一存在检测接脚(present pin),可分别插入该第一处理器插槽之一第一槽孔与一第二槽孔;一第二处理器插槽,用以选择性地插入一第二处理器,该第二处理器包括一第二终端电阻控制接脚与一第二存在检测接脚,可分别插入该第二处理器插槽之一第三槽孔与一第四槽孔,该第一处理器插槽与该第二处理器插槽系分别耦接至一滙流排;一第一电阻,电性连接至该第一槽孔;一第二电阻,其一端系耦接至该第一槽孔;一第一受控开关,与该第二电阻之另一端串接,其受控端系并电性连接至该第四槽孔;一第三电阻,电性连接至该第三槽孔;一第四电阻,其一端系耦接至该第三槽孔;以及一第二受控开关,与该第四电阻之另一端串接,其受控端并电性连接至该第二槽孔;其中,当该第二处理器未插置于该第二处理器插槽中时,第一受控开关为开(on),使得该第一处理器之终端电阻値等于该第一电阻与该第二电阻并联后之电阻値,而当该第二处理器插置于该第二处理器插槽中时,该第一受控开关为关(off),使得该第一处理器之终端电阻値等于该第一电阻之电阻値;其中,当该第一处理器未插置于该第一处理器插槽中时,第二受控开关为开(on),使得该第二处理器之终端电阻値等于该第三电阻与该第四电阻并联后之电阻値,而当该第一处理器插置于该第一处理器插槽中时,该第二受控开关为关(off),使得该第二处理器之终端电阻値等于该第三电阻之电阻値;藉此,当不同数目之处理器插入该滙流排时,可达到自动调整处理器终端电阻値之功用。24.如申请专利范围第23项所述之电路,其中该第一电阻与第三电阻之电阻値相同,该第二电阻与第四电阻之电阻値相同。25.如申请专利范围第23项所述之自动调整处理器终端电阻値之电路,其中该第一受控开关系以一拉升电阻串接一场效电晶体(FET, FieldEffect Transistor)。26.如申请专利范围第23项所述之自动调整处理器终端电阻値之电路,其中该第二受控开关系以一接升电阻串接一场效电晶体。27.如申请专利范围第23项所述之电路,其中该第一处理器系以一滙流排与该第二处理器连接。28.如申请专利范围第23项所述之电路,其中该滙流排系一GTL(Gunning Transceiver Logic)滙流排。29.如申请专利范围第23项所述之电路,其中该滙流排系一GTL Plus滙流排。30.如申请专利范围第23项所述之电路,其中该滙流排系一AGTL(Assisted Gunning Transistor Logic)滙流排。31.如申请专利范围第23项所述之电路,其中该滙流排系一AGTL Plus滙流排。32.如申请专利范围第23项所述之电路,其中该滙流排更包括一节点,连接至一板上终端器。33.如申请专利范围第23项所述之电路,其中该滙流排更包括一节点,连接至一系统整合晶片组。图式简单说明:第1图绘示传统之双处理器的电路方块图。第2图绘示传统处理器与晶片上终端器连接之电路示意图。第3图绘示依照本发明一较佳实施例的自动调整处理器终端电阻値之电路方块图。第4图绘示依照本发明一较佳实施例之处理器与晶片上终端器连接之电路示意图。 |
