| 主权项 |
1.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计,其中该IC设计系包括在一层或多层上之复数物件;形成复数阶层,其中该复数阶层系包括一表示具有第一座标方格密度之IC设计的第一阶层、一表示具有此至少该第一座标方格密度还精细之第二座标方格密度之IC设计的第二阶层、以及一表示具有比至少该第一座标方格密度及第二座标方格密度还精细之第三座标方格密度之IC设计的第三阶层;至少部分地根据该IC设计,移动该具有复数物件之复数阶层的每一阶层;以及将第一阶层、第二阶层及第三阶层之其中一个或以上之阶层的物件互连在一起。2.根据申请专利范围第1项之方法,其中该路径配置至少在第一时间内系采多线式配置。3.根据申请专利范围第1项之方法,其中该路径配置至少在第一时间内系采单线式配置。4.根据申请专利范围第1项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括至少两层。5.根据申请专利范围第1项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括单层。6.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计,其中该IC设计系包括在一层或多层上之复数物件;取得IC设计之第一阶层,其中该IC设计之第一阶层系被分隔成第一复数之一种或多种区间,且该IC设计之复数物件系在该第一复数之一种或多种区间中;以及形成IC设计之第二阶层,其包括:将第二阶层分隔成第二复数区间,其中该第一复数之一种或多种区间系由第二复数区间之至少两区间所表示;以及其中第二复数区间之每一区间与物件之互连,实质上系与第二复数区间之其他区间无关。7.根据申请专利范围第6项之方法,其中该路径配置至少在第一时间内系采多线式配置。8.根据申请专利范围第6项之方法,其中该路径配置至少在第一时间内系采单线式配置。9.根据申请专利范围第6项之方法,其中第一复数之一种或多种区间之一个或多个区间系未具有该复数物件之任何一物件。10.根据申请专利范围第6项之方法,其中第一复数之一种或多种区间之每一个区间系具有该复数物件之一个或多个物件。11.根据申请专利范围第6项之方法,其中实质无关之互连物件系至少受到第二复数区间之边界条件限制。12.根据申请专利范围第6项之方法,其中实质无关之互连物件系至少受到第二复数区间之第一区间锁定在至少一由至少第二复数区间之第一区间及第二区间所共用之网路上,以避免网路由于第二复数区间之第二区间所改变。13.根据申请专利范围第6项之方法,其中第一复数区间之每一区间系由第二复数区间之至少两区间所表示。14.根据申请专利范围第6项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括至少两层。15.根据申请专利范围第6项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括单层。16.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计,其中该IC设计系包括在一层或多层上之复数物件;取得IC设计之第一阶层,其中该IC设计之第一阶层系被分隔成第一复数之一种或多种区间,且该IC设计之复数物件系在该第一复数之一种或多种区间中;以及形成IC设计之第二阶层,其包括:将第二阶层分隔成第二复数区间,其中该第一复数之一种或多种区间系由第二复数区间之至少两区间所表示;将第二复数区间分配在复数区域当中,使得复数区域之每一区域系包括第二复数区间之一个或多个区间;且其中在复数区域之每一区域中,物件之互连实质上系与复数区域之其他区域无关。17.根据申请专利范围第16项之方法,其中该路径配置至少在第一时间内系采多线式配置。18.根据申请专利范围第16项之方法,其中该路径配置至少在第一时间内系采单线式配置。19.根据申请专利范围第16项之方法,其中第一复数之一种或多种区间之一个或多个区间系末具有该复数物件之任何一物件。20.根据申请专利范围第16项之方法,其中第一复数之一种或多种区间之每一个区间系具有该复数物件之一个或多个物件。21.根据申请专利范围第16项之方法,其中实质无关之互连物件系至少受到第二复数区间之边界条件限制。22.根据申请专利范围第16项之方法,其中实质无关之互连物件系至少受到复数区域之边界条件限制。23.根据申请专利范围第16项之方法,其中实质无关之互连物件系至少受到第二复数区间之第一区间锁定在至少一由至少第二复数区间之第一区间及第二区间所共用之网路上,以避免网路由于第二复数区间之第二区间所改变。24.根据申请专利范围第16项之方法,其中实质无关之互连物件系至少受到复数区域之第一区域锁定在至少一由至少复数区域之第一区域及第二区域所共用之网路上,以避免网路由于复数区域之第二区域所改变。25.根据申请专利范围第16项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括至少两层。26.根据申请专利范围第16项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括单层。27.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计,其包括复数区块及复数针脚;形成一图表,其包括第一复数结点,其中第一复数结点之每一结点系形成在复数区块之每一区块外面;以及透过该图表之结点来将复数针脚互连在一起。28.根据申请专利范围第27项之方法,其中该路径配置在至少一第一时间内系采多线式配置。29.根据申请专利范围第27项之方法,其中该路径配置在至少一第一时间内系采单线式配置。30.一种积体电路(IC)设计之路径配置方法,其包含:形成第一复数结点,以将IC设计之物件定位在第一层体上,其中该复数结点之至少两结点系以第一间隔相互隔开;以及形成第二复数结点,以将IC设计之物件定位在第二层体中,其中第二复数结点之至少两结点系彼此以第一间隔相互隔开,且第二复数结点之至少两结点系以大于该第一间隔之一个或多个间隔而相互隔开。31.根据申请专利范围第30项之方法,其中该路径配置在至少一第一时间内系采多线式配置。32.根据申请专利范围第30项之方法,其中该路径配置在至少一第一时间内系采单线式配置。33.一种积体电路(IC)设计之路径配置方法,其包含:形成第一复数结点,以将IC设计之物件定位在第一层体上,其中该复数结点之至少两结点系以第一间隔相互隔开;以及形成第二复数结点,以将IC设计之物件定位在第二层体中,其中第二复数结点之至少两结点系彼此以第一间隔相互隔开,且第二复数结点之至少两结点系以小于该第一间隔之一个或多个间隔而相互隔开。34.根据申请专利范围第33项之方法,其中该路径配置在至少一第一时间内系采多线式配置。35.根据申请专利范围第33项之方法,其中该路径配置在至少一第一时间内系采单线式配置。36.一种积体电路(IC)设计之路径配置方法,其包含:形成第一复数结点,以将IC设计之物件定位在第一层体上,其中该第一复数结点系包括一第一复数共用结点及第一复数未共用结点;以及形成第二复数结点,以将IC设计之物件定位在第二层体中,其中第二层体系至少大致上平行于第一层体,且该第二层体系与第一层体沿着一层体中心轴而隔开大约一个层体的距离,且其中第二复数结点系包括第二复数共用结点,且该第一复数共用结点及第二复数共用结点系共用位置,使得若第二复数共用结点沿着层体中心轴而朝向第一复数共用结点偏移大约层体的距离时,该第一复数共用结点及第二复数共用结点便会大致重合,且其中若第二复数共用结点沿着层体中心轴而朝向第一复数未共用结点偏移大约层体的距离时,该第一复数未共用结点系不会有任何结点与第二复数共用结点之任何结点相重合。37.根据申请专利范围第36项之方法,其中该路径配置在至少一第一时间内系采多线式配置。38.根据申请专利范围第36项之方法,其中该路径配置在至少一第一时间内系采单线式配置。39.根据申请专利范围第36项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括至少两层。40.根据申请专利范围第36项之方法,其中该IC设计、第一阶层、第二阶层及第三阶层系皆包括单层。41.一种积体电路(IC)设计之路径配置方法,其包含:界定一定量之IC设计,其中该定量之一子集合系载有引线;以及在该定量中形成复数个结点,其中该复数结点系被限制形成在该定量体积的子集合中。42.根据申请专利范围第41项之方法,其中该路径配置在至少一第一时间内系采多线式配置。43.根据申请专利范围第41项之方法,其中该路径配置在至少一第一时间内系采单线式配置。44.根据申请专利范围第41项之方法,其中该定量系包括一层体。45.根据申请专利范围第41项之方法,其中该定量系包括至少两层体。46.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计之一层或多层之一个或多个路径配置间距;界定一定量的IC设计,其中该定量之一子集合系载有引线;以及在该定量中形成第一复数结点;以及在该定量外面形成第二复数之一种或多种结点,其中第二复数之一种或多种结点之至少一结点系以一间距来形成,其中该间距系大于该至少其中一个或多个路径配置之间距。47.根据申请专利范围第46项之方法,其中该路径配置在至少一第一时间内系采多线式配置。48.根据申请专利范围第46项之方法,其中该路径配置在至少一第一时间内系采单线式配置。49.根据申请专利范围第46项之方法,其中该定量系包括一层体。50.根据申请专利范围第46项之方法,其中该定量系包括至少两层体。51.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计之第一细胞实例;取得IC设计之相邻于第一细胞实例之第二细胞实例,其中该第一细胞实例与第二细胞实例系彼此以一渠道隔开;在靠近渠道之第一端部处形成一第一结点;在靠近渠道之第二端部处形成一第二结点;以及直接连接在第一结点与第二结点之间的引线。52.根据申请专利范围第51项之方法,其中该路径配置在至少一第一时间内系采多线式配置。53.根据申请专利范围第51项之方法,其中该路径配置在至少一第一时间内系采单线式配置。54.一种积体电路(IC)设计之路径配置方法,其包含:取得IC设计之一层或多层之一个或多个路径配置间距;取得IC设计之第一细胞实例;取得IC设计之相邻于第一细胞实例之第二细胞实例,其中该第一细胞实例与第二细胞实例系彼此以一渠道隔开;以及在渠道中形成复数个一种或多种结点,其中在渠道中之复数个一种或多种结点系具有一间距,其中该间距系大于该一个或多个路径配置间距之至少一间距。55.根据申请专利范围第54项之方法,其中该路径配置在至少一第一时间内系采多线式配置。56.根据申请专利范围第54项之方法,其中该路径配置在至少一第一时间内系采单线式配置。57.一种积体电路(IC)设计之路径配置方法,其包含:取得包括有复数物件之IC设计;取得复数个路径配置算式;至少部分地相应于复数路径配置算式之一种或多种路径配置算式之第一组合,而以第一复数互连部来将复数物件之一个或多个互连在一起;储存第一复数互连部;自动地决定一种或多种路径配置算式之第二组合;至少部分地相应于复数路径配置算式之一种或多种路径配置算式之第二组合,而以第二复数互连部来将复数物件之一个或多个互连在一起;比较第一复数互连部与第二复数互连部之结果;以及若第二复数互连部的结果系比第第一复数互连部之结果还差,则重新储存该第一复数互连部。58.根据申请专利范围第57项之方法,其中该路径配置在至少一第一时间内系采多线式配置。59.根据申请专利范围第57项之方法,其中该路径配置在至少一第一时间内系采单线式配置。60.一种积体电路(IC)设计之路径配置方法,其包含:以第一路径配置间距来互连该IC设计之至少第一部分;以及若该互连结果系违反一条或多条设计法则,则以小于第一路径配置间距之第二路径配置间距而针对IC设计之第一部分之至少一部分来进行路径配置。61.根据申请专利范围第60项之方法,其中该路径配置在至少一第一时间内系采多线式配置。62.根据申请专利范围第60项之方法,其中该路径配置在至少一第一时间内系采单线式配置。63.根据申请专利范围第60项之方法,其中以小于第一路径配置间距之第二路径配置间距所进行之路径配置的IC设计之第一部位的部分,系包括该IC设计造成至少一个或多个违反设计规则之部分。64.一种积体电路(IC)设计之路径配置方法,其包含:将IC设计之至少一第一部分互连在至少一第一直线上;将IC设计之至少一第二部分互连在至少一第二直线上。65.根据申请专利范围第64项的方法,其中该第一直线系在至少一第一处理器上运作,而该第二直线系在该至少第一处理器上运作。66.根据申请专利范围第64项的方法,其中该第一直线系在至少一第一处理器上运作,而该第二直线系在该至少第二处理器上运作。67.根据申请专利范围第64项的方法,其中在第一时间内,该第一直线及第二直线系同时运作。68.根据申请专利范围第64项的方法,其中在第一时间内,第一直线及第二直线至少一直线系未运作。69.根据申请专利范围第64项的方法,其中1)在第一时间内,该第一直线及第二直线系同时运作,且2)在一第二时间内,该第一直线及第二直线至少一直线系未运作。图式简单说明:图1系路由器系统之某些实施例的整体视图。图2系显示路径配置引擎之次系统。图3系显示多阶区域基准的整体路由器。图4系显示多阶整体路径配置座标方格。图5系显示区域导向之图表基准的细部路由器。图6系显示可在区块上避免或减少结点之图解表示式。图7系显示在图解表示式及座标方格表示式之间的差别。图8系显示包围一引线之图解表示式。图9系显示针对一渠道之图解表示式。 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