| 主权项 |
1.一种半导体积体电路装置,其主要系针对一具备有:具有主面的半导体基板、被形成在上述半导体基板之主面之第1领域的数位电路部、被形成在上述半导体基板之主面之第2领域的类比电路部、被形成在上述半导体基板之主面的第3领域,而将输入信号供给到上述数位电路部的数位信号输入部及从上述数位电路部取出输出信号的数位信号输出部、以及被形成在上述半导体基板之主面的第4领域,而将输入信号供给到上述类比电路部的类比信号输入部及从上述类比电路部取出输出信号的类比信号输出部而构成之类比数位混载型的半导体积体电路装置,其特征在于:已形成上述数位电路部的上述第1领域、与已形成上述类比电路部的上述第2领域乃呈彼此分离地被配置,已形成上述数位信号输入部及上述数位信号输出部的上述第3领域,与上述第1领域乃呈彼此接近地被配置,已形成上述类比信号输入部及上述类比信号输出部的第4领域,与上述第2领域乃呈彼此接近地被配置,上述第3领域与上述第4领域,则挟着被配置在其中间的上述第1领域与上述第2领域而呈彼此分离地被配置。2.如申请专利范围第1项之半导体积体电路装置,其中上述数位电路部以及上述类比电路部分别包含有由n通道型MISFET以及p通道型MISFET所构成的互补型MISFET。3.如申请专利范围第1或2项之半导体积体电路装置,其中上述第3领域的端部则延伸到上述第4领域的附近,而在通常动作状态下之信号输入位准被固定在Hi位准或Low位准的测试垫,则被配置在上述第3领域与上述第4领域之边界部附近。4.如申请专利范围第1或2项之半导体积体电路装置,其中上述数位电路部包含记忆电路部,上述记忆电路部则被配置在已形成上述数位电路部之上述第1领域的角落部或是周边部。5.如申请专利范围第4项之半导体积体电路装置,其中上述记忆电路部的介面系面向已形成上述数位电路部之上述第1领域的中心方向。6.一种半导体积体电路装置,其主要系针对一具备有:具有主面的半导体基板,包含由被形成在上述半导体基板之主面之第1领域的n通道型MISFET及p通道型MISFET所构成之第1互补型MISFET而构成的数位电路部,包含由被形成在上述半导体基板之主面之第2领域的n通道型MISFET及p通道型MISFET所构成之第2互补型MISFET而构成的类比电路部,被形成在上述半导体基板之主面的第3领域,而将输入信号供给到上述数位电路部的数位信号输入部及从上述数位电路部取出输出信号的数位信号输出部,以及被形成在上述半导体基板之主面的第4领域而将输入信号供给到上述类比电路部的类比信号输入部及从上述类比电路部取出输出信号的类比信号输出部而构成之类比数位混载型之半导体积体电路装置,其特征在于:包含由分别被形成在上述第3领域及上述第4领域之n通道型MISFET及p通道型MISFET所构成的第3互补型MISFET,而构成用来防止上述数位电路部之MISFET以及上述类比电路部之MISFET遭到破坏之上述保护电路的上述第3互补型MISFET,具有较构成上述数位电路部之上述第1互补型MISFFT之闸极长度为长的第1闸极长度,而构成上述类比电路部的上述第2互补型MISFET,具有较上述第1闸极长度为长的第2闸极长度。7.如申请专利范围第6项之半导体积体电路装置,构成上述数位电路部之上述第1互补型MISFET的闸极长度则与制程的最小加工尺寸相等。8.如申请专利范围第6项之半导体积体电路装置,其中上述类比电路部具备有由包含具有上述第2闸极长度之上述第2互补型MISFET所构成的运算放大器。9.如申请专利范围第6项之半导体积体电路装置,其中上述类比电路部更具备有产生被供给到上述演算放大器之电流的偏压电路,上述偏压电路系由包含具有上述第2闸极长度的上述第2互补型MISFET,与具有较上述第2闸极长度为长之第3闸极长度的第4互补型MISFET而构成。10.如申请专利范围第6项之半导体积体电路装置,其中上述类比电路部更包含有开关电容电路,上述开关电容电路系由包含具有较上述第1闸极为短之第4闸极长度的第5互补型MISFET而构成。11.如申请专利范围第6项之半导体积体电路装置,上述数位电路部与上述类比电路部具有彼此不同的电源系统,用于连接上述数位电路部与上述类比电路部之类比数位介面部系由包含具有大约与上述第1闸极长度相等之闸极长度的第6互补型MISFET而构成。12.一种半导体积体电路装置,其主要系针对一具备有:具有主面的半导体基板、被形成在上述半导体基板之主面之第1领域的数位电路部、被形成在上述半导体基板之主面之第2领域的类比电路部、被形成在上述半导体基板之主面的第3领域,而将输入信号供给到上述数位电路部的数位信号输入部及从上述数位电路部取出输出信号的数位信号输出部,以及被形成在上述半导体基板之主面的第4领域而将输入信号供给到上述类比电路部的类比信号输入部及从上述类比电路部取出输出信号的类比信号输出部而构成之类比数位混载型之半导体积体电路装置,其特征在于:上述数位信号输入部具备有:由包含由根据上述半导体基板内之pn接合而区隔的半导体领域所构成之第1电阻元件而构成,而用于防止上述数位电路部的MISFET遭到破坏的第1保护电路,上述类比电路部或信号输入部具备有:由包含由被形成在上述半导体基板之主面上的多晶矽膜所构成的第2电阻元件而构成,而用于防止上述类比电路部的MISFET遭到破坏的第2保护电路。13.如申请专利范围第12项之半导体积体电路装置,其中上述类比电路部包含演算放大器,而具备有:将上述第2电阻元件当作输入电阻连接到上述演算放大器的反转输入,而将由被形成在上述半导体基板之主面上的多晶矽膜所构成的第3电阻元件当作在上述演算放大器的反转输入与其输出端子之间所形成的回馈电阻加以连接而构成的放大器。14.如申请专利范围第12项之半导体积体电路装置,在上述类比信号输入部形成由包含由根据上述半导体基板内的pn接合所区隔的半导体领域所构成的第4电阻元件而构成的第3保护电路,而在上述类比电路部则形成被连接到上述第3保护电路的开关电容电路。15.如申请专利范围第12项之半导体积体电路装置,上述数位电路部与上述类比电路部具有彼此不同的电源系统,而用来连接上述数位电路部与上述类比电路部的类比数位介面则包含有由根据上述半导体基板内之Pn接合所区隔的半导体领域所构成的第5电阻元件。16.如申请专利范围第12项之半导体积体电路装置,其中上述类比电路部更包含有由被形成在上述半导体基板之主面上的多晶矽膜所构成的一对的第6及第7电阻元件,与运算放大器。图式简单说明:图1系表作为本发明之一实施形态之半导体积体电路装置之电路构成之半导体基板(晶片)的整体平面图。图2系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部的单元的电路图。图3系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部的单元的电路图。图4系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部的单元的电路图。图5系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部的单元的电路图。图6系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部的单元的电路图。图7系表构成作为本发明之一实施形态之半导体积体电路装置之4位元计数电路的电路图。图8系表构成作为本发明之一实施形态之半导体积体电路装置之RAM电路之记忆单元的电路图。图9系表作为本发明之一实施形态之半导体积体电路装置之演算放大器的电路图。图10系表作为本发明之一实施形态之半导体积体电路装置之开关电容电路的电路图。图11系表作为本发明之一实施形态之半导体积体电路装置之开关电容电路的电路图。图12系表作为本发明之一实施形态之半导体积体电路装置之开关电容电路之一部分(开关)的电路图。图13系表作为本发明之一实施形态之半导体积体电路装置之数位信号输入部的电路图。图14系表作为本发明之一实施形态之半导体积体电路装置之数位信号输出部的电路图。图15系表被设在图13所示之数位信号输入部的保护电路的电路图。图16系表作为本发明之一实施形态之半导体积体电路装置之类比信号输入用闸(gate)保护电路的电路图。图17系表作为本发明之一实施形态之半导体积体电路装置之电路方块的晶片布局的平面图。图18系表作为本发明之一实施形态之半导体积体电路装置之电路方块的晶片布局的平面图。图19系表构成作为本发明之一实施形态之半导体积体电路装置之数位电路部、类比电路部,以及信号输出入部之互补型MISFET之闸极长度的具体例的说明图。图20系表作为本发明之一实施形态之半导体积体电路装置之类比数位介面部的电路图。图21系表作为本发明之一实施形态之半导体积体电路装置之类比数位介面部的电路图。图22系表作为本发明之一实施形态之半导体积体电路装置之操作放大器以及偏压电路的电路图。图23系表作为本发明之一实施形态之半导体积体电路装置之数位信号输入部的平面图。图24系表沿着图23之A-B线的断面图以及沿着C-D线的断面图。图25系表作为本发明之一实施形态之半导体积体电路装置之类比信号用闸保护电路的平面图。图26系表沿着图25的A-B线的断面图以及沿着C-D线的断面图。图27系表作为本发明之一实施形态之半导体积体电路装置之差动放大器的电路图。 |
