| 主权项 |
1.一种增加晶圆使用面积(wafer utilizable area)之切割道结构(scribe line),该晶圆上包含有复数个晶片(die),该切割道结构包含有:至少一第一切割道依照一第一轴向设于该等晶片之间的空隙,该第一切割道具有一第一切割道宽度;以及至少一第二切割道依照该第一轴向设于该等晶片之间的空隙,该第二切割道具有一小于该第一切割道宽度之第二切割道宽度。2.如申请专利范围第1项之切割道结构,其中该第一切割道内至少包含一对准标记(alignment mark),用来提供该等晶片上不同元件之间之对准。3.如申请专利范围第1项之切割道结构,其中该第一切割道内至少包含一测试窗(test key),用来提供该等晶片进行品质测试。4.如申请专利范围第1项之切割道结构,其中该第一切割道宽度约介于100至500微米(micrometer,m)之间。5.如申请专利范围第1项之切割道结构,其中该第二切割道宽度约介于10至50微米之间。6.如申请专利范围第1项之切割道结构,其中该第二切割道系用来切割该晶圆,以使该等晶片分开。7.如申请专利范围第1项之切割道结构,其中该晶圆系利用一机械应力施加于该切割道结构上以切割该等晶片。8.如申请专利范围第1项之切割道结构,其中该晶圆系于该切割道结构上进行一蚀刻制以切割该等晶片。9.如申请专利范围第1项之切割道结构,其中该切割道结构另包含复数条具有不同切割道宽度之第二轴向切割道。10.如申请专利范围第9项之切割道结构,其中该第二轴向系与该第一轴向互相垂直。11.如申请专利范围第1项之切割道结构,其中该等晶片具有相同之形状以及尺寸大小。12.如申请专利范围第1项之切割道结构,其中该等晶片包含复数种晶片形状。13.如申请专利范围第1项之切割道结构,其中该等晶片包含复数种晶片尺寸。14.一种晶圆上之切割道结构,该晶圆上包含有复数个晶片,该切割道结构包含有:复数条第一切割道设于该等晶片之间的空隙,该等第一切割道内包含有一预定图案,且该等第一切割道系依照复数个排列轴向排列于该晶圆上;以及复数条宽度小于该等第一切割道之第二切割道设于该等晶片之间的空隙,且该等第二切割道系依照复数个排列轴向排列于该晶圆上。15.如申请专利范围第14项之切割道结构,其中该预定图案包含一对准标记,用来提供该等晶片上不同元件之间之对准。16.如申请专利范围第14项之切割道结构,其中该预定图案包含一测试窗,用来提供该等晶片进行品质测试。17.如申请专利范围第14项之切割道结构,其中该等晶片具有相同之形状以及尺寸大小。18.如申请专利范围第14项之切割道结构,其中该等晶片包含复数种晶片形状。19.如申请专利范围第14项之切割道结构,其中该等晶片包含复数种晶片尺寸。图式简单说明:图一为习知之一晶圆切割道结构之上视图。图二为本发明之一晶圆切割道结构之上视图。图三A与图三B为利用本发明晶圆切割道结构来进行晶片测试之方法示意图。图四为本发明之第二实施例之晶圆切割道结构之上视图。图五为本发明之第三实施例之晶圆切割道结构之上视图。 |
