| 主权项 |
1.一种半导体记忆装置之双位元线等位电路,包括:一第一位元线对;一第二位元线对,其相邻于该第一位元线对;一第一主要等位电路,配置在该第一位元线对之一端;一第一辅助等位电路,配置在该第二位元线对之一端,其与该第一主要等位电路同时响应一第一等位指示信号以对该第一、第二位元线对进行预充电及等电位化;一第二主要等位电路,配置在该第二位元线对之另一端;及一第二辅助等位电路,配置在该第一位元线对之另一端,其与该第二主要等位电路同时响应一第二等位指示信号以对该第一、第二位元线对进行预充电及等电位化。2.如申请专利范围第1项所述之双位元线等位电路,其中,该第一主要等位电路包括:一第一电晶体,其响应该第一等位指示信号以短路该第一位元线对;一第二电晶体,其响应该第一等位指示信号以传送一参考电位给该第一位元线对之一位元线;及一第三电晶体,其响应该第一等位扣示信号以传送该参考电位给该第一位元线对之另一位元线。3.如申请专利范围第2项所述之双位元线等位电路,其中,该第一辅助等位电路包括一第四电晶体,其响应该第一等位指示信号以短路该第二位元线对。4.如申请专利范围第3项所述之双位元线等位电路,其中,该第二主要等位电路包括:一第五电晶体,其响应该第二等位指示信号以短路该第二位元线对;一第六电晶体,其响应该第二等位指示信号以传送该参考电位给该第二位元线对之一位元线;及一第七电晶体,其响应该第二等位指示信号以传送该参考电位给该第二位元线对之另一位元线。5.如申请专利范围第4项所述之双位元线等位电路,其中,该第二辅助等位电路包括一第八电晶体,其响应该第二等位指示信号以短路该第一位元线对。6.一种半导体记忆装置之双位元线等位电路,该半导体记忆装置包括一记忆区块及一共享感测放大器区块,该双位元线等位电路位于该共享感测放大器区块中,其包括:一第一位元线对;一第二位元线对,其相邻该第一位元线对,该第一、第二位元线对通过该记忆区块及共享感测放大器区块;一第一主要等位电路,配置在该第一位元线对之一端;一第一辅助等位电路,配置在相邻该第一位元线对之第二位元线对之一端,其与该第一主要等位电路同时响应一第一等位指示信号以对该第一、第二位元线对进行预充电及等电位化;一第二主要等位电路,配置在该第二位元线对之另一端;及一第二辅助等位电路,配置在相邻该第二位元线对之第一位元线对之另一端,其与该第二主要等位电路同时响应一第二等位指示信号以对该第一、第二位元线对进行预充电及等电位化。7.如申请专利范围第6项所述之双位元线等位电路,其中,该第一主要等位电路和第一辅助等位电路系包括:一第一电晶体,其响应该第一等位指示信号以短路该第一位元线对;一第二电晶体,其响应该第一等位指示信号以传送一参考电位给该第一位元线对之一;及一第三电晶体,其响应该第一等位指示信号以传送该参考电位给该第一位元线对之另一个。8.如申请专利范围第7项所述之双位元线等位电路,其中,该第二主要等位电路和第二辅助等位电路系包括:一第五电晶体,其响应该第二等位指示信号以短路该第二位元线对;一第六电晶体,其响应该第二等位指示信号以传送该参考电位给该第二位元线对之一;及一第七电晶体,其响应该第二等位指示信号以传送该参考电位给该第二位元线对之另一个。图式简单说明:第1A图系显示传统动态随机存取记体阵列之记忆单元部分组成。第1B图系显示传统动态随机存取记体阵列之包含感测放大器区块及记忆单元区块之部分组成。第2图系显示传统半导体记忆装置于读取操作时资料感测之部分信号波形图。第3图系显示本发明之实施例中,半导体记忆装置之双位元线等位电路图。 |
