| 主权项 |
1.一种静电放电防护电路,用于第一信号线和第二信号线之间,其包括:一静电放电侦测电路,耦接于上述第一信号线和上述第二信号线之间,并且具有一输出端;以及一横向双载子电晶体,其耦接于上述输出端,用以提供上述第一信号线和上述第二信号线之间的放电路径;上述积体电路元件形成于一基底上,其具有一集极区域和一射极区域,分别耦接于上述第一信号线和上述第二信号线;上述集极区域和上述射极区域之间存在上述基底所构成之一间隔区;上述基底具有第一掺杂区域和第二掺杂区域,分别置于上述集极区域和上述射极区域之外侧,上述第一掺杂区域耦接至上述输出端,上述第二掺杂区域耦接至上述第二信号线;上述基底具有一第一浅沟槽隔离结构,置于上述集极区域和上述第一掺杂区域之间。2.如申请专利范围第1项所述之静电放电防护电路,其中上述基底更包括一第二浅沟槽隔离结构,其置于上述射极区域和上述第二掺杂区域之间。3.如申请专利范围第1或2项所述之静电放电防护电路,其中上述第一掺杂区域、第二掺杂区域和上述基底为同型掺杂。4.如申请专利范围第1项所述之静电放电防护电路,其中上述基底更包括一第三掺杂区域,置于上述集极区域之下方并且与上述集极区域为同型掺杂。5.如申请专利范围第1项所述之静电放电防护电路,其中上述基底更包括一第四掺杂区域,置于上述射极区域之下方并且与上述射极区域为同型掺杂。6.如申请专利范围第1项所述之静电放电防护电路,其中更包括一第五掺杂区域,其位于上述基板之上述间隔区内并且与上述基板为同型掺杂。7.如申请专利范围第1项所述之静电放电防护电路,其中更包括:第六掺杂区域,其位于上述基底中并且置于上述射极区域之下方并且与上述射极区域为同型掺杂;第七掺杂区域,其位于上述基底中并且置于上述集极区域之下方并且与上述集极区域为同型掺杂;以及第八掺杂区域,其位于上述基底中并且置于上述第一掺杂区域之下方并且与上述第一掺杂区域为同型掺杂;其中上述第六掺杂区域的杂质浓度高于上述第七掺杂区域的杂质浓度,上述第七掺杂区域的杂质浓度高于上述第八掺杂区域。8.如申请专利范围第1项所述之静电放电防护电路,其中上述第一信号线为电源线VDD,上述第二信号线为电源线VSS。9.一种积体电路元件,其形成于一基底上,上述基底为第一型掺杂,其包括:第一区域,其为第二型掺杂并且位于上述基板中;第二区域,其为第二型掺杂并且位于上述基板中,上述第一区域和上述第二区域之间存在上述基底所构成之一间隔区;第三区域,其为第一型掺杂并且位于上述基板中以及置于上述第一区域之相对于上述第二区域之另一侧;第一浅沟槽隔离结构,其置于上述第一区域和上述第三型区域之间;以及第四区域,其为第一型掺杂并且位于上述基板中以及置于上述第二区域之相对于上述第一区域之另一侧。10.如申请专利范围第9项所述之积体电路元件,其中更包括一第二浅沟槽隔离结构,其置于上述第二区域和上述第四区域之间。11.如申请专利范围第9或10项所述之积体电路元件,其中更包括一第五区域,其为第二型掺杂并且位于上述基板中以及置于上述第一区域之侧边及下方。12.如申请专利范围第11项所述之积体电路元件,其中上述第五区域系透过一第二型掺杂井区形成步骤所产生。13.如申请专利范围第11项所述之积体电路元件,其中上述第五区域系透过一静电放电植入步骤所产生。14.如申请专利范围第9或10项所述之积体电路元件,其中更包括一第六区域,其为第二型掺杂并且位于上述基板中以及置于上述第一区域之下方。15.如申请专利范围第14项所述之积体电路元件,其中上述第六区域系透过一第二型掺杂井区形成步骤所产生。16.如申请专利范围第14项所述之积体电路元件,其中上述第六区域系透过一静电放电植入步骤所产生。17.如申请专利范围第9或10项所述之积体电路元件,其中更包括一第七区域,其为第一型掺杂并且位于上述基板中以及置于上述间隔区内。18.如申请专利范围第9或10项所述之积体电路元件,其中更包括:第八区域,其为第二型掺杂并且位于上述基底中以及置于上述第一区域之下方;第九区域,其为第二型掺杂并且位于上述基底中以及置于上述第二区域之下方;以及第十区域,其为第一型掺杂并且位于上述基底中以及置于上述第四区域之下方;其中上述第八区域的杂质浓度高于上述第九区域的杂质浓度,上述第九区域的杂质浓度高于上述第十区域。19.如申请专利范围第9或10项所述之积体电路元件,其中第一型为p型,第二型为n型。20.如申请专利范围第9或10项所述之积体电路元件,其中第一型为n型,第二型为p型。21.一种积体电路制造方法,用以在一第一型基板上形成一横向双载子电晶体,其包括下列步骤:利用一主动区光罩制程,在上述第一型基板上形成一第一浅沟槽隔离结构;利用一第二型布植光专制程,在上述第一型基板上形成第二型掺杂之第一区域和第二区域,其中上述第一区域和上述第二区域之间具有一间隔区;以及利用一第一型布植光罩制程,在上述第一型基板上形成第一型掺杂之第三区域和第四区域,其中上述第三区域和上述第四区域系形成于上述第一区域和上述第二区域之外侧,并且上述第一浅沟槽隔离结构系介于上述第一区域和上述第三区域之间。22.如申请专利范围第21项所述之积体电路制造方法,其中在上述主动区光罩制程中,同时形成一第二浅沟槽隔离结构,介于上述第二区域和上述第四区域之间。23.如申请专利范围第21项所述之积体电路制造方法,其中上述主动区光罩制程、上述第一型布植光罩制程和上述第二型布植光罩制程系利用标准CMOS制程来达成。24.如申请专利范围第21项所述之积体电路制造方法,其中第一型为p型,第二型为n型。图式简单说明:第1图表示习知技术之输入ESD防护电路及在耦接于其电源线VDD至VSS间之ESD箝制电路的电路图。第2图表示习知技术之ESD防护电路的电路图。第3图表示第2图所示之ESD防护电路的剖面示意图。第4图表示本发明第一实施例之基体触发横向双载子电晶体的剖面图。第5图表使用本发明第一实施例之基体触发横向双载子电晶体之ESD防护电路的电路方块图。第6图表示使用本发明第一实施例之基体触发横向双载子电晶体之ESD防护电路的详细电路图。第7图表示本发明第一实施例之ESD防护电路的部分剖面图。第8a-8d图表示本发明第一实施例之基体触发横向双载子电晶体之制造流程图。第9图表示本发明第一实施例之基体触发横向双载子电晶体的顶视布局图。第10图表示本发明第二实施例之基体触发横向双载子电晶体的剖面图。第11图表示本发明第三实施例第一范例之基体触发横向双载子电晶体的剖面图。第12图表示本发明第三实施例第二范例之基体触发横向双载子电晶体的剖面图。第13图表示本发明第三实施例第三范例之基体触发横向双载子电晶体的剖面图。第14图表示本发明第三实施例第四范例之基体触发横向双载子电晶体的剖面图。第15图表示本发明第四实施例第一范例之基体触发横向双载子电晶体的剖面图。第16图表示本发明第四实施例第二范例之基体触发横向双载子电晶体的剖面图。第17图表示本发明第四实施例第三范例之基体触发横向双载子电晶体的剖面图。第18图表示本发明第五实施例之基体触发横向双载子电晶体的剖面图。 |
