| 主权项 |
1.一种包含电气可抹除可程式规划唯读记忆体(EEPROM)和快闪可抹除可程式规划唯读记忆体(FLASH-EPROM)之半导体装置,其中该EEPROM记忆体包含具有一选择电晶体的记忆体单元之行列矩阵,其中该电晶体具有一选择闸,并且与一具有一悬浮闸和一控制闸的记忆电晶体串联配置,其中选择电晶体进一步连接到EEPROM记忆体的位元线,并且记忆电晶体连接到EEPROM记忆体的源极线,其中复数个记忆体单元都共用该源极线,并且其中FLASH-EPROM记忆体包含一具有记忆电晶体的记忆体单元之行列矩阵,其中该电晶体具有一悬浮闸和一控制闸,其特征在于,除了具有悬浮闸和控制闸的记忆电晶体以外,FLASH-EPROM记忆体的记忆体单元包含一与此记忆电晶体串联配置并具有一控制闸的电晶体,该记忆电晶体进一步连接到FLASH-EPROM记忆体的位元线,并且与该记忆电晶体串联配置的电晶体连接到FLASH-EPROM记忆体的源极线,其中大量记忆体单元都共用该源极线。2.如申请专利范围第1项之半导体装置,其包含一具有一表面的矽本体,该表面提供于具有氧化矽层的EEPROM记忆体之记忆体单元区域上,其中该氧化矽层的厚度让它适合用来当成选择电晶体的闸氧化层,而在记忆电晶体悬浮闸下方的层提供一厚度较薄的部分,让氧化矽层的该部分适合用来当成记忆电晶体的穿遂氧化物,其特征在于,氧化矽的表面会在与记忆电晶体串联配置的电晶体之控制闸下方,FLASH-EPROM记忆体的记忆体单元区域上提供氧化矽层,该氧化矽层的厚度与具有较小厚度并且位于EEPROM记忆体的记忆电晶体悬浮闸下方部分之厚度一样。3.如申请专利范围第2项之半导体装置,特征在于矽本体的表面提供一位于记忆电晶体控制闸下方,FLASH-EPROM记忆体的记忆体单元区域上之氧化矽层,该氧化矽层的厚度与具有较小厚度并且位于EEPROM记忆体的记忆电晶体悬浮闸下方部分之厚度一样。4.一种用来制造如申请专利范围第3项半导体装置之方法,其特征在于,当与矽本体相连的第一导电型作用半导体区域在形成于两记忆体内的记忆体单元区域上之该矽本体内形成后,该矽本体会经历第一氧化处理,让该矽本体的表面提供第一氧化矽层,其中会在EEPROM记忆体的记忆体单元内要形成悬浮闸的区域上,以及在FLASH-EPROM记忆体内要形成记忆体单元的区域上形成窗口,之后该矽本体会经历第二氧化处理,其中会在窗口内形成第二氧化矽层,此层的厚度可用来当成将形成于两记忆体内记忆电晶体的穿遂氧化物,以及当成与FLASH-EPROM记忆体的记忆电晶体串联配置之电晶体的闸氧化层,并且第一氧化矽层会有较厚的厚度,可用来当成EEPROM记忆体内将形成的选择电晶体之闸氧化层。5.如申请专利范围第4项之方法,其特征在于,在第一氧化处理之前,用于EEPROM记忆体的记忆体单元之作用区域会提供相邻于表面的第一导电型半导体区,并在记忆电晶体内要形成的悬浮闸区域上形成用来当成穿遂区,其中该半导体区拥有比作用区域还要高的掺杂浓度。6.如申请专利范围第4或5项之方法,其特征在于,在形成两氧化矽层之后,第一无结晶或多晶矽层会沉积在记忆电晶体的悬浮闸内和在EEPROM记忆体的记忆体单元选择电晶体之选择闸内,以及记忆电晶体的悬浮闸和与所形成的层串联配置之FLASH-EPROM记忆电晶体的控制闸。7.如申请专利范围第6项之方法,其特征在于,在第一无结晶或多晶矽层内两记忆体的记忆体单元之悬浮闸形成之后,这些悬浮闸会提供介电层,而在第二无结晶或多晶矽层沉积之后,将形成EEPROM记忆体的记忆体单元之记忆电晶体控制闸以及FLASH-EPROM记忆体的记忆体单元之记忆电晶体控制闸之层。图式简单说明:图1为用于依照本发明的半导体装置内之EEPROM记忆体电路图,图2为用于依照本发明的半导体装置内之FLASH-EPROM记忆体电路图,图3至14图解显示并剖析制造半导体装置的许多步骤。 |
