| 主权项 |
1.一种静电放电(electrostatic discharge, ESD)防护电路,该静电放电防护电路系形成于一P型基底(P-typesubstrate)上,并电连接于一形成于该P型基底上之内部电路以防护该内部电路,该静电放电防护电路包含有:复数个N井(N-wells)设于该P型基底中,而每一N井中设有一P+扩散区域以及一N+扩散区域;以及一共同放电带,电连接于该复数个N井内的N+扩散区域;其中每一N井内之P+扩散区域电连接于一对应的接合垫(bonding pad)。2.如申请范围第1项之静电放电防护电路,其中每一接合垫电连接于一对应的接脚(pin),当一带有静电之外界物体接触该复数个接脚中至少两接脚而使静电输入至该静电放电防护电路时,输入至该静电放电防护电路之静电会流经由该外界物体所接触的两接脚、该共同放电带以及两个对应的N井,而使得流入该内部电路的静电量得以减少。3.如申请范围第2项之静电放电防护电路,其中该外界物体所接触的两接脚其电接的两P扩散区域中,一个P+扩散区域与其所在的N井处会形成一二极体顺向偏压现象,而另一个P+扩散区域与其所在的N井处会形成一二极体崩溃现象。4.如申请范围第1项之静电放电防护电路,其中每一P+扩散区域系位于其所电连接的接合垫之正下方并与该接合垫相互接触。5.如申请范围第1项之静电放电防体电路,其中每一N井内另有一隔离物,用来隔离该N井内的该P+扩散区域及该N+扩散区域。6.如申请范围第1项之静电放电防护电路,其中另有复数个场氧化区域(field oxide regions)形成于该P型基底上,用来隔离该复数个N井。7.如申请范围第1项之静电放电防护电路,其中相关电子信号可藉由该复数个接合垫传送到该内部电路。8.一种静电放电(electrostatic discharge, ESD)防护电路,该静电放电防护电路系形成于一N型基底(N-type substrate)上,并电连接于一形成于该N型基底上之内部电路以防护该内部电路,该静电放电防护电路包含有:复数个P井(N-wells)设于该N型基底中,而每一P井中设有一N+扩散区域以及一P+扩散区域;以及一共同放电带,电连接于该复数个P井内的P+扩散区域;其中每一P井内之N+扩散区域电连接于一对应的接合垫(bonding pad)。9.如申请范围第8项之静电放电防护电路,其中每一接合垫电连接于一对应的接脚(pin),当一带有静电之物体接触该复数个接脚中至少两接脚而使静电输入至该静电放电防护电路时,输入至该静电放电防护电路之静电会流经由该外界物体所接触的两接脚、该共同放电带以及两个对应的P井,而使得流入该内部电路的静电量得以减少。10.如申请范围第9项之静电放电防护电路,其中该外界物体所接触的两接脚其电接的两N+扩散区域中,一个N+扩散区域与其所在的P井处会形成一二极体顺向偏压现象,而另一个N+扩散区域与其所在的P井处会形成一二极体崩溃现象。11.如申请范围第8项之静电放电防护电路,其中每一N+扩散区域系位于其所电连接的接合垫之正下方并与该接合垫相互接触。12.如申请范围第8项之静电放电防护电路,其中每一P井内另有一隔离物,用来隔离该P井内的该N+扩散区域及该P+扩散区域。13.如申请范围第8项之静电放电防护电路,其中另有复数个绝缘体形成于该N型基底上,用来隔离该复数个P井。14.如申请范围第8项之静电放电防护电路,其中相关电子信号可藉由该复数个接合垫传送到该内部电路。图式简单说明:图一为习知用来保护内部电路之静电放电保护电路的示意图。图二为本发明第一实施例静电放电防护电路与一内部电路之布线图。图三为图二静电放电防护电路之结构示意图。图四为本发明第二实施例静电放电防护电路与一内部电路之布线图。图五为图四静电放电防护电路之结构示意图。 |
