| 主权项 |
1.一种用以比较第一数与第二数之大小之比较器,至少包含:补数(complement)电路方块,用以转换第二数以输出各位元对应补数;初级前看进位(CLA)电路方块,用以输入该第一数之各位元,与第二数各位元之补数,以输出n个传递进位pi値及n个产生进位gi値,其中n系该第一数与第二数两数之最高位元数,i对应于第i位元,i≦n;及m个第一阶(first level)群组前看进位电路方块,每一个第一阶群组前看进位电路方块具有复数个输入端,用以分别处理相邻位元i产生之该n个gi値及n个pi値,每一第一阶群组前看进位电路方块各产生一群组产生进位Gi1値及一群组传递进位Pi1,以判定两数之大小。2.如申请专利范围第1项之比较器,其中上述之初级前看进位(CLA)电路方块系由n个或闸(ORgate)与n个及闸(AND gate),其中每一个或闸与及闸都是具有两个输入端以输入该第一数之一位元与该第二数之对应位元补数,每一或闸输出一传递进位pi値,每一及闸输出一产生进位gi値,因此共得到n个传递进位pi値,及n个gi値。3.如申请专利范围第1项之比较器,其中上述之m大于等于2时更包含k个第二阶(second level)群组前看进位电路方块,用以分别处理相邻第一阶群组前看进位电路方块输出之该群组产生进位Gi1値及群组传递进位Pi1 ,以输出群组产生进位Gi2値及群组传递进位Pi2,用以加速两数之大小判定。4.如申请专利范围第3项之比较器,其中上述之k大于等于2时更包含一个第三阶群组前看进位电路方块用以产生一群组产生进位Gi3値及群组传递进位Pi3,以加速两数之大小判定。5.如申请专利范围第1项之比较器,其中上述之第一数和第二数系二进位,而补数电路方块系NOT逻辑电路以产生1的补数之电路。6.一种用以比较第一数与第二数之大小之比较器,至少包含:补数(complement)电路方块,用以转换第二数以输出各位元对应补数;n个或闸(OR gate),每一个或闸具有两个输入端以输入该第一数之一位元与该第二数之对应位元补数以进行或闸运算,并输出一传递进位pi値,因此共得到n个传递进位pi値,其中n系该第一数与第二数两数之最高位元数,i对应于第i位元,i≦n;n个及闸(AND gate)每一个具有两个输入端以输入该第一数之一位元与该第二数之对应位元补数以进行及闸运算,并输出一产生进位gi値,因此共得到n个gi値;及m个第一阶(first level)群组前看进位(CLA)电路方块,每一个第一阶群组前看进位电路方块具有复数个输入端,用以分别处理相邻位元i产生之该n个gi値及n个pi値,每一第一阶群组前看进位电路方块各产生一群组产生进位Gi1値及一群组传递进位Pi1,以判定两数之大小。7.如申请专利范围第6项之比较器,更包含k个第二阶(second level)群组前看进位电路方块,用以分别处理相邻第一阶群组前看进位电路方块输出之该群组产生进位Gi1値及群组传递进位Pi1,以输出群组产生进位Gi2値及群组传递进位Pi2,用以加速两数之大小判定。8.如申请专利范围第7项之比较器,其中上述之k大于等于2时更包含一个第三阶群组前看进位电路方块用以产生一群组产生进位Gi3値及群组传递进位Pi3,以加速两数之大小判定。9.如申请专利范围第6项之比较器,其中上述之第一数和第二数系二进位,而补数电路方块系NOT逻辑电路以产生1的补数之电路。10.如申请专利范围第6项之比较器,其中上述之第一阶群组前看进位电路方块系一处理4至6个gi値及4至6个pi的电路。11.如申请专利范围第6项之比较器,其中上述之第一阶群组前看进位电路方块之输入处理4个gi値及4个pi値时和输出系以如下关系存在的逻辑电路:其中h=0.4.8…,且m=0.1.2…。12.如申请专利范围第6项之比较器,其中上述之第二阶前看进位电路方块之输入为3个Gi1値及3个Pi1时和输出时系以如下关系存在:其中k=0.1.2…,且i=0.3.6…。13.一种四的整数倍位元的大小比较器,用以比较第一数与第二数之大小,至少包含:补数(complement)电路方块,用以转换第二数以输出各位元对应补数;初级前看进位(CLA)电路方块,用以输入该第一数之各位元,与第二数各位元之补数,以输出n个传递进位pi,及n个产生进位gi値,该初级前看进位(CLA)电路方块系以如下关系而建立之逻辑电路:pi=xi+yi,gi=xiyi,其中xi代表第一数位元i,yi代表第二数位元i之补数;及m个第一阶(first level)群组前看进位电路方块,其中m=n/4,每一个第一阶群组前看进位电路方块具有四个输入端,用以分别处理相邻四位元之该gi及pi,每一第一阶群组前看进位电路方块各产生一群组产生进位Gi1値及一群组传递进位Pi1,以判定两数之大小,其中该每一第一阶群组前看进位电路方块以如下之关系建立逻辑电路:及其中h=0.4.8…,且m=0.1.2…。14.如申请专利范围第13项之比较器,更包含k个第二阶(second level)群组前看进位电路方块,用以分别处理相邻第一阶群组前看进位电路方块输出之该群组产生进位Gi1値及群组传递进位Pi1,以输出群组产生进位Gi2値及群组传递进位Pi2,用以加速两数之大小判定。15.如申请专利范围第14项之比较器,其中上述之k大于等于2时更包含一个第三阶群组前看进位电路方块用以产生一群组产生进位Gi3値及群组传递进位Pi3,以加速两数之大小判定。16.如申请专利范围第13项之比较器,其中上述之第一数和第二数系二进位,而补数电路方块系NOT逻辑电路以产生1的补数之电路。17.如申请专利范围第13项之比较器,其中上述之第二阶群组前看进位电路方块之输入至少为三个。18.如申请专利范围第13项之比较器,其中上述之第二阶群组前看进位电路方块之输入为3个Gi1値及3个Pi1时和输出时系以如下关系存在:其中k=0.1.2…,且i=0.3.6…。19.如申请专利范围第13项之比较器,其中上述之第一数和第二数系二进位,而补数电路方块系NOT逻辑电路以产生1的补数之电路。20.一种用以比较24位元二进位之第一数与第二数之大小之比较器,至少包含:一补数(complement)电路方块,用以取第二数每一位元之补数;六个传递进位及产生进位产生器,以每相邻之四位元之第一数及每相邻之四位元的第二数之补数为输入端输入该每一传递进位及产生进位产生器,该每一传递进位及产生进位产生器各输出一群组传递进位及群组产生进位;六个第一阶(first level)群组前看进位(CLA)电路方块,每一个该第一阶群组前看进位电路方块处理一个传递进位及产生进位产生器输出之群组传递进位及群组产生进位,用以各输出一第一阶群组产生进位値及一第一阶群组传递进位;及二个第二阶群组前看进位(CLA)电路方块,每一该第二阶群组前看进位电路方块处理三个该第一阶群组前看进位(CLA)电路方块输出之该第一阶群组产生进位値及该第一阶群组传递进位,并各输出一第二阶群组产生进位値及一第二阶群组传递进位,据以判断该第一数与第二数之大小。21.如申请专利范围第20项之比较器,其中上述之第一数和第二数系二进位,而补数电路方块系NOT逻辑电路以产生1的补数之电路。22.如申请专利范围第20项之比较器,其中上述之传递进位产生器系以该第一数之第i位元和该第二数之第i位元补数的或闸逻辑运算。23.如申请专利范围第20项之比较器,其中上述之产生进位产生器系以该第一数之第i位元和该第二数之第i位元补数的及闸逻辑运算。24.如申请专利范围第20项之比较器,其中上述之第一阶群组前看进位电路方块之输入和输出系以如下关系存在的逻辑电路:其中h=0.4.8…,且m=0.1.2…。25.如申请专利范围第20项之比较器,其中上述之第二阶群组前看进位电路方块之输入和输出系以如下关系存在:其中k=0.1.2…,且i=0.3.6…。图式简单说明:图一显示习知N位元大小比较器逻辑电路之示意图。图二显示依据本发明之方法设计之四位元大小比较器逻辑电路之示意图。图三显示依据本发明之方法设计之八位元大小比较器逻辑电路之示意图。图四显示依据本发明之方法设计之十二位元大小比较器逻辑电路之示意图。图五显示依据本发明之方法设计之二十四位元大小比较器逻辑电路之示意图。 |
