| 主权项 |
1.一种快闪记忆体的制造方法,包括:提供一基底,其中该基底中已形成一元件隔离区,用以定义出一条状主动区;于该基底中形成一第一导电型之深井区,该第一导电型之深井区涵盖该元件隔离区下方和该主动区;于该主动区上形成一穿遂氧化层与一第一导电层;于已形成该第一导电层的该基底上形成一介电层;于该介电层上形成一第二导电层;定义该第二导电层、该介电层和该第一导电层,以使该第二导电层和该第一导电层转为一控制闸极和一浮置闸极之堆叠闸极结构;于对应于汲极处之相邻的该控制闸极之间且涵盖相邻的该控制闸极之间之该元件隔离区下方形成一第二导电型之井区;于该控制闸极一侧之该主动区中形成一汲极,其中该汲极为该第二导电型之井区所包围;于该堆叠闸极结构两侧形成一间隙壁;以及于该控制闸极另一侧之该主动区中形成一源极,该源极位于该第二导电型之井区的两侧,且该源极藉由该第一导电型之深井区做电性连接。2.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该元件隔离区为一场氧化区。3.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该元件隔离区为一浅沟槽隔离区。4.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该第一导电型之深井区为一n型掺杂井区,该第二导电型之井区为一p型掺杂井区,该源极为一n型掺杂区,和该汲极为一n型掺杂区。5.如申请专利范围第4项所述之快闪记忆体的制造方法,其中该第一导电型之深井区的形成方法,包括下列步骤:于该基底上形成一光阻层,该光阻层中定义出该第一导电型之深井区之图案;进行离子植入步骤;以及剥除该光阻层。6.如申请专利范围第5项所述之快闪记忆体的制造方法,其中该离子植入步骤系分两阶段进行,第一阶段系在800keV-1.5MeV的能量下植入-1014/cm2掺杂量的磷离子,第二阶段存在360keV的能量下植入11013/cm2掺杂量的磷离子。7.如申请专利范围第1项所述之快闪记忆体的制造方法,其中于该主动区上形成该穿遂氧化层之前,更包括下列步骤:于该基底上形成一光阻层,该光阻层中定义出快闪记忆胞区之图案;进行离子植入步骤,以调整该快闪记忆体的启始电压;以及剥除该光阻层。8.如申请专利范围第7项所述之快闪记忆体的制造方法,其中该离子植入步骤系在60keV的能量下植入1012/cm2掺杂量的硼离子。9.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该控制闸极和该浮置闸极之间之该介电层为一氧化矽/氮化矽/氧化矽之叠层结构。10.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该第二导电型之井区的形成方法,包括下列步骤:于该基底上形成一光阻层,该光阻层中定义出对应于汲极处之相邻的该控制闸极之间的区域之图案;进行离子植入步骤;剥除该光阻层;以及进行热趋入步骤。11.如申请专利范围第10项所述之快闪记忆体的制造方法,其中该离子植入步骤系在60keV的能量下植入1013/cm2掺杂量的硼离子。12.如申请专利范围第10项所述之快闪记忆体的制造方法,其中该热趋入步骤系在氧气(O2)的环境下于温度900℃下进行30分,藉以使该第二导电型之井区延伸至成条状,并与该控制闸极平行。13.如申请专利范围第1项所述之快闪记忆体的制造方法,其中该源极和该汲极系在50keV的能量下植入21015/cm2掺杂量的砷离子而形成。14.如申请专利范围第1项所述之快闪记亿体的制造方法,更包括下列步骤:于已形成该源极和该汲极的基底上形成一内层绝缘层;于该内层绝缘层中形成与该汲极连接之一接触窗插塞;以及于已形成该接触窗插塞之该内层绝缘层上形成一位元线。15.一种快闪记忆体的结构,包括:一元件隔离区,位于一基底中,以于该基底中定义出一主动区;一第一导电型之深井区,位于该基底中,其中该第一导电型之深井区涵盖该元件隔离区下方和该主动区;一堆叠闸极结构,位于该基底上,该堆叠闸极结构系由一浮置闸极、一介电层和一控制闸极所组成;一穿遂氧化层,位于该堆叠闸极结构和该基底之间;一第二导电型之井区,位于对应于汲极处之相邻的该堆叠闸极结构之间且涵盖相邻的该堆叠闸极结构之间之该元件隔离区下方;一间隙壁,位于该堆叠闸极结构两侧;以及一源极和一汲极,位于该控制闸极两侧之该主动区中,其中该汲极为该第二导电型之井区所包围,该源极位于该第二导电型之井区的两侧,且该源极藉由该第一导电型之深井区做电性连接。16.如申请专利范围第15项所述之快闪记忆体的结构,其中该元件隔离区为一场氧化区。17.如申请专利范围第15项所述之快闪记忆体的结构,其中该元件隔离区为一浅沟槽隔离区。18.如申请专利范围第15项所述之快闪记忆体的结构,其中该第一导电型之深井区为一n型掺杂井区,该第二导电型之井区为一p型掺杂井区,该源极为一n型掺杂区,和该汲极为一n型掺杂区。19.如申请专利范围第15项所述之快闪记忆体的结构,其中该控制闸极和该浮置闸极之间之该介电层为一氧化矽/氮化矽/氧化矽之叠层结构。20.如申请专利范围第15项所述之快闪记忆体的结构,更包括:一接触窗插塞,位于该汲极上,且与该汲极电性连接;以及一位元线,藉由该接触窗插塞与该汲极电性连接。21.一种快闪记忆体之抹除、写入和读取的操作方法,其中一字元线电压、一位元线电压、和一p型井区电压分别施加至与一选定的快闪记忆胞相对应之控制闸极、汲极、和p型井区,其中该快闪记忆体的源极为共用源极,并藉由深n型井区彼此相连,汲极为两相邻之快闪记忆胞所共用,p型井区位于对应于汲极之两相邻的控制闸极之间,该方法包括:施加一高电压于该p型井区,且维持该字元线在接地状态,维持该位元线和该共用源极在浮置状态,以执行一抹除操作;施加一高电压于该字元线,施加低于该字元线电压的一电压于该位元线,维持该共用源极电压和该p型井区电压在接地状态,以执行一写入操作;以及施加一适当电压于该字元线,施加低于该字元线电压的一电压于该位元线,以执行一读取操作。22.如申请专利范围第21项所述之快闪记忆体之抹除、写入和读取的操作方法,其中当执行该抹除操作时,该p型井区电压大致为20V。23.如申请专利范围第21项所述之快闪记忆体之抹除、写入和读取的操作方法,其中当执行该写入操作时,该字元线电压介于10V和12V之间,该位元线电压介于5V和6.5V之间。24.如申请专利范围第21项所述之快闪记忆体之抹除、写入和读取的操作方法,其中当执行该读取操作时,该字元线电压为3.3V,该位元线电压为1.5V。图式简单说明:第1A图至第6A图系为布局图,其为根据本发明一较佳实施例之快闪记忆体的结构之制造方法的流程。第1B图至第6B图分别为第1A图至第6A图的B-B剖面图。第1C图至第6C图分别为第1A图至第6A图的C-C剖面图。第7A图系表示本发明之快闪记忆体的抹除方法。第7B图系表示本发明之快闪记忆体的写入方法。第7C图系表示本发明之快闪记忆体的读取方法。 |
