| 主权项 |
1.一种快闪记忆体(f1ash memory)的制作方法,该方法包含有下列步骤:提供一基底,该基底表面包含有一通道区域以及一位元线区域;于该基底之通道区域上形成一堆叠层,其中该堆叠层包含有一多晶矽层以及一牺牲层形成于该多晶矽层的上方;沈积一介电层,覆盖该通道区域及该位元线区域,其中该位元线区域上之该介电层厚度系大于该多晶矽层厚度,但是小于该堆叠层厚度;等向性乾蚀刻一预定厚度之该介电层,以暴露出部份该牺牲层,并将该介电层分为两不相接触之第一部份介电层及第二部份介电层,其中该第一部份介电层位于该牺牲层的上方;以及去除该牺牲层以及该第一部份介电层。2.如申请专利范围第1项的方法,其中该介电层系为一高密度电浆氧化(high density plasma oxide,HDP oxide)层。3.如申请专利范围第1项的方法,其中该基底表面另包含有二掺杂区分别设于该多晶矽层两侧基底中,用来作为该快闪记忆体的埋藏源极(buried source,BS)或埋藏汲极(buried drain,BD)。4.如申请专利范围第1项的方法,其中该牺牲层系由氮化矽构成。5.如申请专利范围第1项的方法,其中该第二部份介电层在靠近该多晶矽层处具有一突起构造,用来增加该快闪记忆体的闸极耦合率(gate coupling ratio,GCR)。6.如申请专利范围第1项的方法,其中去除该牺牲层的方法系利用湿蚀刻方法。7.如申请专利范围第1项的方法,其中该预定厚度系介于450至750埃(angstrom)之间。8.如申请专利范围第7项的方法,其中该预定厚度约为600埃。9.一种降低快闪记忆体随机位元故障的方法,该方法包含有下列步骤:提供一基底,其上包含有一通道区域以及一位元线区域;于该基底之通道区域上形成一堆叠层,其中该堆叠层包含有一第一多晶矽层以及一牺牲层形成于该第一多晶矽层的上方;沈积一介电层,覆盖该通道区域及该位元线区域;等向性乾蚀刻一预定厚度之该介电层,以暴露出部份该牺牲层,并将该介电层分为两不相接触之第一部份介电层及第二部份介电层,其中该第一部份介电层位于该牺牲层的上方;去除该牺牲层,以暴露出该第一多晶矽层:于该第一多晶矽层上形成一第二多晶矽层,使该第一多晶矽层及第二多晶矽层共同构成一浮置闸极;以及依序于该浮置闸极上形成一ONO层及一第三多晶矽层。10.如申请专利范围第9项的方法,其中该位元线区域上之该介电层厚度系大于该多晶矽层厚度,但是小于该堆叠层厚度。11.如申请专利范围第9项的方法,其中该介电层系为一高密度电浆氧化(highdensity plasma oxide,HDP oxide)层。12.如申请专利范围第9项的方法,其中该基底表面另包含有二掺杂区分别设于该第一多晶矽层两侧基底中,用来作为该快闪记忆体的埋藏源极(buried source,BS)或埋藏汲极(buried drain,BD)。13.如申请专利范围第9项的方法,其中该牺牲层系由氮化矽构成。14.如申请专利范围第9项的方法,其中该第二部份介电层在靠近该第一多晶矽层处具有一突起构造,用来增加该快闪记忆体的闸极耦合率(gate coupling ratio,GCR)。15.如申请专利范围第9项的方法,其中去除该牺牲层的方法系利用湿蚀刻方法。16.如申请专利范围第15项的方法,其中该湿蚀刻方法系利用热磷酸。17.如申请专利范围第9项的方法,其中该预定厚度系介于450至750埃(angstrom)之间。18.如申请专利范围第17项的方法,其中该预定厚度约为600埃。图式简单说明:图一至图四为习知制作一堆叠式闸极快闪记忆体的方法示意图;以及图五至图十一为本发明方法较佳实施例中制作一高闸极耦合率快闪记忆体单元的剖面示意图。 |
