| 主权项 |
1.一种用以供一半导体积体电路用之保护单元,连接至第一终端,该保护单元包含:一低杂质区,在第一导电率之半导体上形成,低杂质区有一第二导电率;第一高杂质区,有一第一导电率,在低杂质区中形成及连接至第一终端;第二高杂质区,有一第二导电率,在低杂质区形成,及连接至第一终端;一第三高杂质区,具有第二导电率,在基体中形成,并连接至第二终端;一第四高杂质区,具有第一导电率,在基体中形成,并连接至第二终端;一第五高杂质区,具有第二导电率,在低杂质区形成;及一开关电路连接至第五高杂质区与第二终端之间,开关电路在第一终端电压到达预定电压时,提供一电流路径。2.如申请专利范围第1项之保护单元,尚含:一第六高杂质区,具有第一导电率,在基体中形成;及一NMOS电晶体连接在第六高杂质区与第二终端之间,一NMOS电晶体之闸极耦合至电源供应终端。3.如申请专利范围第1项之保护单元,尚包含一PMOS电晶体,连接至第五高杂质区与第二终端之间,PMOS电晶体之闸极耦合至电源供应终端。4.如申请专利范围第1项之保护单元,尚含:一第六高杂质区,具有一第一导电率,在基体中形成;一NMOS电晶体连接在第六高杂质区与第二终端之间,NMOS电晶体之闸极耦合至电源供应终端;及一PMOS电晶体连接在第五高杂质区与第二终端之间,PMOS电晶体之闸极耦合至电源供应终端。5.如申请专利范围第1项之保护单元,其中之第五高杂质区在低杂质区与基体间之一结点上形成。6.如申请专利范围第5项之保护单元,尚含:一第六高杂质区,具有第一导电率,在基体中形成;及一NMOS电晶体连接至第六高杂质区与第二终端之间,NMOS电晶体之闸极耦合至电源供应终端。7.如申请专利范围第5项之保护单元,尚含一PMOS电晶体连接至第五高杂质区与第二终端之间,PMOS电晶体之闸极耦合至电源供应之终端。8.如申请专利范围第5项之保护单元,尚含:一第六高杂质区,具有第一导电率,在基体中形成;及一NMOS电晶体连接至第六高杂质区及第二终端之间,NMOS电晶体之闸极耦合至电源供应之终端;及一PMOS电晶体连接至第五高杂质区与电源供应终端之间,PMOS电晶体之闸极合至电源供应终端。9.如申请专利范围第1或第5项之保护单元,其中开关电路由二极体耦合NMOS电晶体所构成,被等为串联在第5高杂质区与第二结点之间。10.如申请专利范围第9项之保护单元,其中,二极体耦合NMOS电晶体之阈値电压决定保护单元之触发电压。11.如申请专利范围第5项之保护单元,尚包含一在第三及第四高杂质区间之基体表面上形成之导电层,此导电层连接至第二终端。图式简单说明:图1为本发明一实施例之ESD保护SCR之剖面图;图2为图1之SCR之等値电路图;图3至图8为图1中SCR之不同修改;图9为本发明之一ESD保护SCR之另一实施例;图10为图9所示之SCR等値电路图;及图11至15为图9之SCR之不同修改。 |
